一种获得考虑版图相关应力后电路性能的方法技术

本发明专利技术涉及一种获得考虑版图相关应力后电路性能的方法，属于集成电路设计技术领域，该方法包括：提取出版图各个晶体管的区域；对版图中每个晶体管划分出有效区域，以将大规模电路划分成小单元；依据版图构造每个晶体管有效区域的三维结构，设定初始条件及边界条件，采用通用的有限单元方法求解，得到每个晶体管有效区域的三维应力分布；计算考虑版图相关应力影响之后各个晶体管的迁移率，使用该迁移率更新原有的晶体管模型，使用新的晶体管模型进行计算，得到考虑版图相关应力影响之后的电路特性。本发明专利技术具有网格更新过程简化，提高了模拟速度和规模，计算结果精确，可以处理复杂的版图结构等特点。

【技术实现步骤摘要】

本专利技术属于集成电路设计
，涉及考虑版图相关应力对电路特性影响的集成电路 设计，尤其涉及获得STI工艺引入应力对电路特性影响的方法。
技术介绍
随着集成电路技术的发展，应力作为一种影响晶体管器件性能的因素得到了广泛的研 究。多种不同的工艺被采用来人为引入额外的应力以获得所需的器件性能改变。 一种典 型的应变沟道技术通过在SiGe衬底上外延生长一层用于制作器件的Si层。由于Si与 SiGe层的晶格常数不同，在Si层中将引入沟道平面内的双轴拉应力。这一应力的引入影 响Si的价带特性，使得电子的有效质量减小，迁移率增大，因而可以获得更大的驱动电 流和更快的器件速度。载流子迁移率描述了半导体材料中载流子运动受外加电场影响的 特性。半导体材料如硅中的机械应力会改变材料的能带特性，进而影响包括载流子迁移 率在内的多方面因素。对于硅材料器件，沟道平面内的双轴拉应力会改善nM0S器件的特 性，而沿着沟道方向的单轴压应力有助于提高pMOS器件的载流子迁移率。 在人为引入并得到良好控制的应力因素之外，部分与电路的版图特性直接相关的应力来 源也起到了显著的影响。在集成电路制作工艺中，每个集成电路需要在不同的层次上进 行描述。对于同一个集成电路，电路网单描述了电路的拓扑结构以及各晶体管的参数， 版图描述了制造集成电路时的各工艺步骤形成材料的几何形状。版图使用多层不同的掩 模版描述制造过程中对应的多层不同材料的几何形状。在这些层中，每个多晶硅层与有 源区层的独立重合区域构成一个沟道区，每个这样的沟道区对应一个晶体管。版图提取 工具用于分析集成电路的版图以及电路网单，获得版图对应的器件及其连接关系，并得 到电路网单与版图中各晶体管的对应关系。集成电路制造工艺中的很多步骤都会引入额 外的应力，这些工艺包括材料的生长、淀积、氧化、刻蚀以及退火等等。这些工艺引入 的额外应力，或者称为无意引入的应力，会叠加在人为引入的应力上，改变晶体管中的 应力分布，进而影响晶体管以及整个电路的特性。在这些无意引入的应力中， 一部分不 仅仅依赖于产生应力的工艺本身的参数或材料本身的特性，而是与待制作电路的版图形 状直接相关，不同的版图结构会最终造成不同的应力分布，这类应力被称为版图相关应 力。版图相关应力的典型例子是用于器件隔离的STI (Shallow Trench Isolation)工艺 所引入的应力。在STI工艺中，首先在需要隔离的区域通过刻蚀在硅材料上形成隔离 槽，然后通过氧化及淀积在隔离槽中填充Si02，实现对不同区域的隔离。在这一工艺过程中，材料的刻蚀、氧化、淀积、退火以及不同材料的热膨胀系数差异等均会在器件中 引入额外的应力。器件的位置、有源区的形状与大小以及周围器件的形状都会影响STI 工艺所引入的应力的分布。由于这些过程导致的应力分布与具体的版图几何结构直接相 关，最终得到的器件性能也依赖于具体的版图模式。电子设计自动化(EDA)工具被用于在设计阶段分析预测集成电路的性能。电路仿真工 具，例如HSPICE是用于电路分析的EDA工具中的一种。电路仿真工具通过采用一定的器 件模型来计算电路网单所描述的集成电路的电学特性。晶体管的器件模型使用一组参数 和一定的数学模型来描述特定工艺所制造出的晶体管的特性。为了在电路设计阶段获得 这些与版图相关的应力对最终电路性能的影响，以实现对不同来源的应力做出优化来得 到最佳的电路性能，需要有准确而易用的模型与分析方法。由于开发对应版图相关应力 的模拟模型比较困难，且缺乏有效的仿真方法，尚未在目前应用的电子设计自动化(EDA) 工具中包括。在最新版本的BSIM4晶体管模型中仅包括了版图相关应力的部分影响，通 过扩散区长度(LOD)参数来表征不同宽度STI结构对载流子迁移率的影响。然而实际的应 力分布是三维的，而且受到多种不同因素的影响，这种简化的一维或伪二维模型远不能 准确描述版图相关应力的影响。多种其它未考虑的因素，如沟道宽度、多指晶体管、非 矩形的有效区域、邻近器件的影响等，均会改变晶体管中的应力分布，对载流子迁移率 产生显著的影响。因此，为了得到版图相关应力对电路特性的影响，需要计算晶体管中 的三维应力分布状况。采用有限单元法的应力数值计算能够处理复杂的几何结构并给出准确的结果，通过设置合适的边界条件和初始条件，有限单元法应力数值计算可以用于对晶体管中三维应 力分布的计算，进而用于得到晶体管考虑应力后的性能。采用初始应力可以描述多种应 力类型，包括材料自身初始应力，材料生长体积膨胀引入的初始应力，材料热膨胀系数 差异引入的热失配应力，以及作为对特定工艺校准的初始应力。现有的相关商用仿真工 具均采用有限元法来进行应力分布的计算。但现有的此类工具大都为工艺模拟(TCAD) 而设计开发，基于预设的工艺参数以及版图，通过持续的网格更新以及方程求解的迭代 过程，对集成电路制造工艺中各个工艺步骤的逐步模拟来得到最终器件的特性。但受限 于可用的计算机硬件资源，现有的此类模拟工具仅能处理包含数个晶体管的电路单元， 且模拟过程非常耗时，无法应用于较大规模电路中版图相关应力的计算。此外，在实际 的集成电路设计中，设计者所面对的是作为一个整体实现某一功能的电路，往往包括由 数万以至数百万晶体管构成的大量不同功能单元，对单个晶体管进行上述的计算并不能 给出版图相关应力对电路整体性能影响的预测。实际的应用需要能有一套完整有效的方法来准确而高效的实现从电路网单及版图出 发，最终给出考虑版图相关应力后的电路性能参数。
技术实现思路
本专利技术的目的在于解决现有技术难以解决较大规模电路的版图相关应力对电路特性 影响的问题，提出一种获得集成电路中版图相关应力对电路特性影响的方法，本专利技术通 过采用压阻迁移率模型计算版图相关应力造成的载流子迁移率的变化量，并应用于晶体 管模型中，最终得到考虑版图相关应力后的电路特性。具有网格更新过程简化，提高了 模拟速度和规模，计算结果精确，可以处理复杂的版图结构等到特点。本专利技术提出，其特征在于，该方法包 括以下步骤1) 提取出版图中各个晶体管的区域；其具体步骤为-11) 版图划分在整个版图范围内，检测多晶硅及有源区所对应的版图层的重合区 域，得到的每一个独立的重合区域对应一个晶体管沟道区；12) 版图提取使用版图提取工具对版图及版图所对应的电路网单进行提取处理， 得到版图与电路网单中各晶体管的对应关系以及版图中各晶体管沟道区左下角坐标作为 提取结果；13) 沟道区与版图提取结果匹配将步骤ll)中得到的各晶体管沟道区与步骤12) 中的提取结果相比较，确定出版图中每个晶体管沟道区所对应的电路网单中的晶体管；14) 划分各晶体管有效区域对版图中每个晶体管划分出有效区域，以将大规模电 路划分成小单元；2) 依据版图构造每个晶体管有效区域的三维结构，设定初始条件及边界条件，采用 通用的有限单元方法求解，得到每个晶体管有效区域的三维应力分布；具体包括以下步 骤21) 构造晶体管有效区域的三维结构根据每个晶体管的有效区域以及该区域的电 路版图包含的平面内二维几何结构信息，以及具体的半导体制造工艺步骤包含的厚度信 息，构造出晶体管有效区域的三维几何结构；22) 设定初始条件及边界条件将每个晶体管有效区域本文档来自技高网...

【技术保护点】
一种获得考虑版图相关应力后电路性能的方法，其特征在于，该方法包括以下步骤：　１）提取出版图中各个晶体管的区域；其具体步骤为：　１１）版图划分：在整个版图范围内，检测多晶硅及有源区所对应的版图层的重合区域，得到的每一个独立的重合区域对应一 个晶体管沟道区；　１２）版图提取：使用版图提取工具对版图及版图所对应的电路网单进行提取处理，得到版图与电路网单中各晶体管的对应关系以及版图中各晶体管沟道区左下角坐标作为提取结果；　１３）沟道区与版图提取结果匹配：将步骤１１）中得到的各晶 体管沟道区与步骤１２）中的提取结果相比较，确定出版图中每个晶体管沟道区所对应的电路网单中的晶体管；　１４）划分各晶体管有效区域：对版图中每个晶体管划分出有效区域，以将大规模电路划分成小单元；　２）依据版图构造每个晶体管有效区域的三维结构 ，设定初始条件及边界条件，采用通用的有限单元方法求解，得到每个晶体管有效区域的三维应力分布；具体包括以下步骤：　２１）构造晶体管有效区域的三维结构：根据每个晶体管的有效区域以及该区域的电路版图包含的平面内二维几何结构信息，以及具体的半导体 制造工艺步骤包含的厚度信息，构造出晶体管有效区域的三维几何结构；　２２）设定初始条件及边界条件：将每个晶体管有效区域三维结构的各个部分内的各种应力来源对应的初始应力值单独计算后线性叠加，作为该部分有限单元法计算的初始条件；在每个晶体管有效 区域三维结构的四个侧面边界上采用反对称边界条件；在每个晶体管有效区域的下底面上采用固定边界条件；在有效区域的上表面采用自由边界条件；　２３）根据每个晶体管三维结构对应的边界条件及各部分的初始条件，采用通用的有限单元法，计算得到每个晶体管有 效区域的三维应力分布作为该晶体管的考虑版图相关应力；　３）计算考虑版图相关应力影响后各个晶体管的迁移率，使用该迁移率更新原有的晶体管模型，使用新的晶体管模型进行计算，得到考虑版图相关应力影响之后的电路特性；其具体步骤为：　３１）计算各个 晶体管的考虑版图相关应力作用后的迁移率：采用压阻迁移率模型计算得到考虑版图相关应力后的载流子迁移率的变化量；　３２）电路性能计算：对每个晶体管，使用考虑版图相关应力后的新迁移率值替换原晶体管模型中的迁移率；根据替换迁移率后的晶体管模型，使 用电路仿真工具，对待分析的电路进行电路性能计算，得到考虑版图相关应力后的电路性能。...

【技术特征摘要】

【专利技术属性】
技术研发人员：杨柳，李小健，叶佐昌，余志平，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]