半导体存储结构制造技术

本申请提供一种半导体存储结构，包含半导体基板、半导体基板上的位线、位线侧壁上的介电衬层、以及位线的一侧上的电容接触件。介电衬层包括：位线侧壁上的第一氮化物衬层、第一氮化物衬层侧壁上的氧化物衬层、以及氧化物衬层侧壁上的第二氮化物衬层。电容接触件包括：设置于半导体基板上的半导体插塞、半导体插塞上的金属插塞、包含分别沿着金属插塞的侧壁与底部延伸的侧壁部与底部的金属硅化物衬层、以及金属硅化物衬层上的氮化物层。侧壁部设置于第二氮化物衬层的正上方。第二氮化物衬层的正上方。第二氮化物衬层的正上方。

【技术实现步骤摘要】
半导体存储结构


[0001]本专利技术系有关于一种半导体存储结构，且特别是有关于动态随机存取存储器的接触件结构。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的元件密度以及提升元件的效能，目前动态随机存取存储器的制造技术持续朝向元件尺寸的微缩化努力。
[0003]然而，当元件尺寸持续缩小时，许多挑战随之而生。举例而言，在半导体制造过程中，由于半导体插塞与金属插塞的接触面积较小，因此在位线之间产生较大的电容值。此外，在对多晶硅进行退火时，由于周围的材料并不相同，导致应力与生长温度不相同，使硅化物层在角落处容易产生不均匀的现象。因此，仍需要改进动态随机存取存储器的工艺技术，以克服元件尺寸缩小所产生的问题。

技术实现思路

[0004]本专利技术实施例提供一半导体存储结构，包含半导体基板、半导体基板上的位线、位线侧壁上的介电衬层，以及位线的一侧上的电容接触件。介电衬层包含：位线侧壁上的第一氮化物衬层、第一氮化物衬层侧壁上的氧化物衬层、以及氧化物衬层侧壁上的第二氮化物衬层。电容接触件包含：半导体基板上的半导体插塞、半导体插塞上的金属插塞、包含分别沿着金属插塞的侧壁与底部延伸侧壁部与底部的金属硅化物衬层、以及金属硅化物衬层上的氮化物层。侧壁部设置于第二氮化物衬层的正上方。
附图说明
[0005]让本专利技术的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
[0006]图1是根据本专利技术的一些实施例，绘示半导体存储结构的上视示意图。
[0007]图2至图14是根据本专利技术的一些实施例，绘示形成半导体存储结构在不同阶段的剖面示意图，其中半导体材料中的延伸部完全硅化。
[0008]图15至图16是根据本专利技术的其他实施例，绘示形成半导体存储结构在不同阶段的剖面示意图，其中半导体材料中的延伸部并未完全硅化。
[0009]图17至图18是根据本专利技术的另一些实施例，绘示形成半导体存储结构在不同阶段的剖面示意图，其中在高度方向上，金属硅化物衬层中侧壁部的底表面低于底部的顶表面。
[0010]图19至图20是根据本专利技术的再另一些实施例，绘示形成半导体存储结构在不同阶段的剖面示意图，其中在高度方向上，金属硅化物衬层中侧壁部的底表面高于底部的顶表面。
具体实施方式
[0011]图1是根据本专利技术的一些实施例，绘示半导体存储结构100的上视示意图。在一些实施例中，半导体存储结构100是动态随机存取存储器(DRAM)阵列(array)的一部分。在一些实施例中，半导体存储结构100包含半导体基板102、字线106、位线接触件108、位线120、介电衬层130、以及电容接触件140。
[0012]半导体基板102包含主动区102A与环绕主动区102A的隔离区102B。介电衬层130包含一对氮化物衬层131、133与夹在一对氮化物衬层131、133之间的氧化物衬层132。电容接触件140包含金属插塞148与围绕金属插塞148的附着层147及氮化物层144。
[0013]在此上视图的实施例中，字线106沿着第一方向D1延伸，位线120沿着第二方向D2延伸，而主动区102A沿着第三方向D3延伸。在此实施例中，第一方向D1与第二方向D2垂直，而第三方向D3(即，主动区102A的延伸方向)与第二方向D2呈现大约10
‑
40
°
的夹角，例如20
°
，以提高元件的集成度。
[0014]在此上视图的实施例中，在第一方向上，电容接触件140延伸穿过第二氮化物衬层133与氧化物衬层132而未穿过第一氮化物衬层131。在此实施例中，氮化物层144直接接触该第一氮化物衬层131、该氧化物衬层132、与该第二氮化物衬层133。
[0015]应注意的是，图1仅显示动态随机存取存储器(DRAM)的部分元件以简化图式。而后续图示为沿着图1中剖线A
‑
A
’
所示的剖面示意图(第一方向D1与高度方向Z所形成的平面)，以利于说明半导体存储结构的形成方法。
[0016]图2至图14是根据本专利技术的一些实施例，绘示形成半导体存储结构100在不同阶段的剖面示意图。
[0017]如图2所示，提供一半导体基板102，半导体基板102包含主动区102A与隔离区102B，且彼此交错排列。在图2中，在半导体基板102的隔离区102B中设置隔离部件104，其包含隔离衬层1041与隔离填充物1042。
[0018]在一些实施例中，在半导体基板的主动区中埋设字线(未绘示)。在一些实施例中，字线作为栅极，并包含栅极介电层、栅极衬层、以及栅极电极(未绘示)。应注意的是，由于图1中的字线106沿着第一方向D1延伸，且剖线A
‑
A
’
并未接触到字线106，因此在图2中并没有出现字线。
[0019]在图2中，位线接触件108部分埋置于半导体基板102的主动区102A中，以利于后续与位线120电性连接。在一些实施例中，位线接触件108的两侧设置间隔物109，以防止位线接触件与后续形成的电容接触件连接而短路。
[0020]在一些实施例中，位线接触件108为具有掺质的多晶硅，以降低与后续形成的位线的接触电阻。掺质可包含n型或p型掺质，例如氮、砷、磷、锑离子或硼、铝、镓、铟、三氟化硼离子(BF3+)。
[0021]在一些实施例中，间隔物109为介电材料，其包含氮化物，例如氮化硅。
[0022]请继续参照图2，盖层110形成于半导体基板102上，以保护半导体基板内的元件不受后续工艺影响而损害。在一些实施例中，盖层110包含氧化物层112与氮化物层114。
[0023]在一些实施例中，氧化物层112包含由四乙氧基硅烷(tetraethylorthosilicate，TEOS)形成的氧化硅层。在一些实施例中，氮化物层114包含氮化硅(SiN)或氮氧化硅(SiON)。在一些实施例中，氧化物层112与氮化物层114可通过如上所述的沉积工艺依序来
形成。
[0024]接着，如图2所示，形成位线120于半导体基板102上，也包含形成位线120于位线接触件108上。在一些实施例中，于位线接触件108上的位线120包含位于位线接触件108上的导电层122与123、及位于导电层122与123上的介电层124与125。而于隔离部件104上的位线120包含位于盖层110上的介电层121、位于介电层121上的导电层122与123、及位于导电层122与123上的介电层124与125。通过最上层的介电层144与145，可保护下方膜层(例如导电层122与123)在后续工艺中免于受到损害。
[0025]在一些实施例中，导电层122与123包含掺杂的多晶硅、金属、或金属氮化物，例如钨(W)、钛(Ti)及氮化钛(TiN)等。在一些实施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储结构，其特征在于，包括：一半导体基板；一位线，设置于所述半导体基板上；一介电衬层，设置于所述位线的侧壁上，其中所述介电衬层包括：一第一氮化物衬层，设置于所述位线的侧壁上；一氧化物衬层，设置于所述第一氮化物衬层的侧壁上；以及一第二氮化物衬层，设置于所述氧化物衬层的侧壁上；以及一电容接触件，设置于所述位线的一侧上，其中所述电容接触件包括：一半导体插塞，设置于所述半导体基板上；一金属插塞，设置于所述半导体插塞上；一金属硅化物衬层，包括分别沿着所述金属插塞的侧壁与底部延伸一侧壁部与一底部，其中所述侧壁部设置于所述第二氮化物衬层的正上方；以及一氮化物层，设置于所述金属硅化物衬层上。2.如权利要求1所述的半导体存储结构，其特征在于，所述侧壁部不直接接触所述底部。3.如权利要求1所述的半导体存储结构，其特征在于，所述侧壁部设置于所述第一氮化物衬层与所述金属插塞之间。4.如权利要求1所述的半导体存储结构，其特...

【专利技术属性】
技术研发人员：张皓筌，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：