数据处理电路及存储器制造技术

本公开实施例公开了一种数据处理电路及存储器，该数据处理电路包括：多条数据总线，分别用于传输一组数据；多个选择电路，包括多个数据输入端和至少一个选择信号端；其中，每个选择电路的多个数据输入端分别连接多条数据总线；不同的选择电路中的同一数据输入端对应连接的数据总线不同；选择电路用于根据选择信号端接收的选择信号，输出多条数据总线中一条数据总线上传输的一组数据；多个缓冲器组，分别连接多个选择电路；每个缓冲器组用于缓存每个选择电路输出的一组数据。个选择电路输出的一组数据。个选择电路输出的一组数据。

【技术实现步骤摘要】
数据处理电路及存储器


[0001]本公开实施例涉及半导体
，涉及但不限于一种数据处理电路及存储器。

技术介绍

[0002]随着当今科学技术的不断发展，半导体器件被广泛地应用于各种电子设备和电子产品。例如，动态随机存取存储器（Dynamic Random Access Memory，DRAM）作为一种易失性存储器，是计算机中常用的半导体存储器件。
[0003]为了提升存取速度，对一些存储器进行读取时，可以一次性从存储区中读取出一段连续数据，而连续数据的顺序并不一定是所期望的顺序，这时需要对该连续数据中的顺序进行调整，使其输出时为我们所需的目标连续数据。

技术实现思路

[0004]有鉴于此，本公开实施例提供一种数据处理电路及存储器。
[0005]第一方面，所述数据处理电路，包括：多条数据总线，分别用于传输一组数据；多个选择电路，包括多个数据输入端和至少一个选择信号端；其中，每个所述选择电路的多个数据输入端分别一一对应连接所述多条数据总线；不同的所述选择电路中的同一所述数据输入端一一对应连接的所述数据总线不同；所述选择电路用于根据所述选择信号端接收的选择信号，输出所述多条数据总线中一条数据总线上传输的一组所述数据；多个缓冲器组，分别一一对应连接所述多个选择电路；每个所述缓冲器组用于在同一时段内缓存每个所述选择电路输出的一组所述数据。
[0006]在一些实施例中，同一所述选择电路中的不同数据输入端一一对应连接的所述数据总线不同。
[0007]在一些实施例中，所述多个选择电路的每个同一所述数据输入端对应连接的所述数据总线依次顺移一位。
[0008]在一些实施例中，所述选择电路包括：多个第一与非门、多个第二与非门、或非门；或者，所述选择电路包括：多个第一与非门、多个第二与非门以及或门；所述多个第一与非门的输出端两两连接所述第二与非门的输入端；所述第二与非门的输出端连接所述或非门；其中，所述多个第一与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；所述多个第一与非门的第二输入端分别作为所述选择信号端，用于接收所述选择信号；所述或非门的输出端，用于输出处于有效状态的选择信号所连接的所述第一与非门对应连接的数据总线所传输的一组所述数据的反相信号；或，所述或门的输出端，用于输出处于有效状态的选择信号所连接的所述第一与非门对应连接的数据总线所传输的一组所述数据。
[0009]在一些实施例中，所述选择电路包括：多选一数据选择器；所述多选一数据选择器的多个输入端为多个所述数据输入端；所述多选一数据选择器的控制端用于接收至少一个所述选择信号。
[0010]在一些实施例中，所述选择电路包括：多个第三与非门以及第一与门；所述多个第三与非门的输出端连接所述与门的输入端；其中，所述多个第三与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；所述多个第三与非门的第二输入端分别作为所述选择信号端，用于接收所述选择信号；所述第一与门的输出端，用于输出处于有效状态的选择信号所连接的所述第三与非门对应连接的数据总线所传输的一组所述数据的反相信号。
[0011]在一些实施例中，还包括：选择信号生成电路；所述选择信号生成电路与所述选择电路连接，所述选择信号生成电路用于生成所述选择信号；所述选择信号生成电路包括：多个第二与门和多个第一非门；所述第一非门的输入端用于接收第一顺序信号或第二顺序信号并生成所述第一顺序信号的反相信号或所述第二顺序信号的反相信号；所述第二与门的第一输入端用于接收第一顺序信号或所述第一顺序信号的反相信号；所述第二与门的第二输入端用于接收第二顺序信号或所述第二顺序信号的反相信号；所述第二与门用于根据所述第一输入端与所述第二输入端接收到的信号输出多个所述选择信号。
[0012]在一些实施例中，所述选择信号用于指示不同所述选择电路选择并输出同一数据输入端连接的所述数据总线中所传输的一组数据。
[0013]在一些实施例中，还包括：缓存输入时钟信号生成电路；所述缓存输入时钟信号生成电路与所述缓冲器组连接，所述缓存输入时钟信号生成电路用于向所述缓冲器组依次输入多个缓存输入时钟信号；每个所述缓冲器组用于在接收到所述多个缓存输入时钟信号时，缓存对应的一组所述数据。
[0014]在一些实施例中，所述缓存输入时钟信号生成电路包括；第一子生成电路以及第二子生成电路；所述第一子生成电路用于接收第一读时钟信号并输出多个第一缓存输入时钟信号；其中，每个所述第一缓存输入时钟包括一个有效脉冲；所述第二子生成电路用于接收第二读时钟信号并输出多个第二缓存输入时钟；其中，每个所述第二缓存输入时钟信号包括一个有效脉冲；每个所述第一缓存输入时钟信号与所述第二缓存输入时钟信号的有效脉冲依次交替；其中，所述缓存输入时钟信号包括所述第一缓存输入时钟信号和所述第二缓存输入时钟信号。
[0015]在一些实施例中，所述第一子生成电路包括相互串联的多个生成单元；第二子生成电路也包括相互串联的多个所述生成单元；每个所述生成单元包括第一输入端、第一输出端和第二输出端；所述生成单元的第一输出端连接串联的下一个所述生成单元的第一输入端，最后一个所述生成单元的第一输出端连接第一个所述生成单元的第一输入端；所述第一子生成电路中的多个串联所述生成单元的第二输出端用于依次输出所述第一缓存输入时钟信号；所述第二子生成电路中的多个串联所述生成单元的第二输出端用于依次输出所述第二缓存输入时钟信号。
[0016]在一些实施例中，所述生成单元还包括：第二输入端和第三输入端；所述生成单元的所述第二输入端用于接收所述第一读时钟信号或所述第二读时钟信号；所述生成单元的所述第三输入端用于接收第三读时钟信号或第四读时钟信号；所述第三读时钟信号为所述第一读时钟信号的第二延迟信号；所述第四读时钟信号为所述第二读时钟信号的第三延迟信号；所述第一子生成电路中的所述生成单元具体用于基于所述第一读时钟信号和所述第三读时钟信号，输出所述第一缓存输入时钟信号；所述第二子生成电路中的所述生成单元具体用于基于所述第二读时钟信号和所述第四读时钟信号，输出所述第二缓存输入时钟信号。
[0017]在一些实施例中，所述生成单元还包括：触发器、第三与非门以及第二非门；所述生成单元的第一输入端为所述触发器的第一输入端；所述生成单元的第二输入端为所述触发器的第二输入端；所述生成单元的第一输出端为所述触发器的第一输出端；所述生成单元的第三输入端和所述触发器的第一输出端，分别连接至所述第三与非门的输入端；所述第三与非门的输出端与所述第二非门连接，其中，所述第二非门的输出端为所述生成单元的所述第二输出端。
[0018]在一些实施例中，所述缓冲器组包括：多个缓冲器；所述多个缓冲器，用于在接收到每个所述缓存输入时钟信号时，缓存对应的所述数据；所述缓冲器包括：串联的存储子单元和输出器；所述存储子单元用于在接收到所述缓存输入时钟信号时，缓存对应的所述数据；所述输出器用于在缓存输出时钟信号的作用下，控制输出所述数据的时间。
[0019]第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据处理电路，其特征在于，包括：多条数据总线，分别用于传输一组数据；多个选择电路，包括多个数据输入端和至少一个选择信号端；其中，每个所述选择电路的多个数据输入端分别一一对应连接所述多条数据总线；不同的所述选择电路中的同一所述数据输入端一一对应连接的所述数据总线不同；所述选择电路用于根据所述选择信号端接收的选择信号，输出所述多条数据总线中一条数据总线上传输的一组所述数据；多个缓冲器组，分别一一对应连接所述多个选择电路；每个所述缓冲器组用于在同一时段内缓存每个所述选择电路输出的一组所述数据。2.根据权利要求1所述的数据处理电路，其特征在于，同一所述选择电路中的不同数据输入端一一对应连接的所述数据总线不同。3.根据权利要求2所述的数据处理电路，其特征在于，所述多个选择电路的每个同一所述数据输入端对应连接的所述数据总线依次顺移一位。4.根据权利要求1所述的数据处理电路，其特征在于，所述选择电路包括：多个第一与非门、多个第二与非门以及或非门；所述多个第一与非门的输出端两两连接所述第二与非门的输入端；所述第二与非门的输出端连接所述或非门；其中，所述多个第一与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；所述多个第一与非门的第二输入端分别作为所述选择信号端，用于接收所述选择信号；所述或非门的输出端，用于输出处于有效状态的选择信号所连接的所述第一与非门对应连接的数据总线所传输的一组所述数据的反相信号。5.根据权利要求1所述的数据处理电路，其特征在于，所述选择电路包括：多选一数据选择器；所述多选一数据选择器的多个输入端为多个所述数据输入端；所述多选一数据选择器的控制端用于接收至少一个所述选择信号。6.根据权利要求1所述的数据处理电路，其特征在于，所述选择电路包括：多个第三与非门以及第一与门；所述多个第三与非门的输出端连接所述与门的输入端；其中，所述多个第三与非门的第一输入端分别作为所述数据输入端，与所述多条数据总线连接；所述多个第三与非门的第二输入端分别作为选择信号端，用于接收所述选择信号；所述第一与门的输出端，用于输出处于有效状态的选择信号所连接的所述第三与非门对应连接的数据总线所传输的一组所述数据的反相信号。7.根据权利要求1至6任一所述的数据处理电路，其特征在于，还包括：选择信号生成电路；所述选择信号生成电路与所述选择电路连接，所述选择信号生成电路用于生成所述选择信号；所述选择信号生成电路包括：多个第二与门和多个第一非门；
所述第一非门的输入端用于接收第一顺序信号或第二顺序信号并生成所述第一顺序信号的反相信号或所述第二顺序信号的反相信号；所述第二与门的第一输入端用于接收第一顺序信号或所述第一顺序信号的反相信号；所述第二与门的第二输入端用于接收第二顺序信号或所述第二顺序信号的反相信号；所述第二与门用于根据所述第一输入端与所述第二输入端接收到的信号输出多个所述选择信号。8.根据权利要求7所述的数据处理电路，其特征在于，所述选择信号用于指示不同所述选择电路选择并输出同一数据输入端连接的所述数据总线中所传输的一组数据。9.根据权利要求7所述的数据处理电路，其特征在于，还包括：缓存输入时钟信号生成电路；所述缓存输入...

【专利技术属性】
技术研发人员：王子健，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：