一种短路耐量高的碳化硅器件及其制备方法技术

本发明专利技术涉及一种短路耐量高的碳化硅器件及其制备方法，短路耐量高的碳化硅器件包括衬底层、漂移层、基极层、源极区域、接触区域、沟槽、栅极氧化层、绝缘膜层、栅极电极、源极电极和漏极电极，衬底层、漂移层、源极区域由碳化硅掺杂第一导电类型杂质形成，基极层和接触区域由碳化硅掺杂第二导电类型杂质形成，在源极区域内形成简并半导体，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度高于源极区域，简并半导体的电阻率与温度呈正相关。在传统的碳化硅器件的基础上，在源极区域插入简并半导体，由于简并半导体的电阻率与温度呈正相关，当器件发生短路时，温度升高使得简并半导体电阻增大，从而减小了短路时的电流，能有效防止器件损坏。损坏。损坏。

【技术实现步骤摘要】
一种短路耐量高的碳化硅器件及其制备方法


[0001]本专利技术涉及碳化硅器件领域，尤其是一种短路耐量高的碳化硅器件及其制备方法。

技术介绍

[0002]碳化硅材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等独特优点，成为制作高功率、高频、高压、耐高温、抗辐射器件的理想半导体材料，在军事和民事方面具有广阔的应用前景。
[0003]碳化硅MOSFET器件则具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。随着5G通信、智能家电和自动驾驶等新兴电子信息产业的快速发展，碳化硅MOSFET器件重要性日益凸显，要求功率MOSFET朝着额定功率更大、开关速度更快、驱动功耗更小等方向前进。
[0004]碳化硅器件在使用过程中，由于人为因素和机器故障，碳化硅器件工作时会出现短路的故障，通常情况下，一旦检测到器件短路，外部保护电路就会触发保护机制，即时关断电路，但是在触发保护电路的反应时间内，要求器件能够承受一定时间的短路能力，这就是短路耐量。碳化硅器件在发生短路时，由于栅氧可靠性以及电流密度过大造成温度过高而引发热失效，使得碳化硅器件的短路耐量较低，例如，Infineon 1200V碳化硅器件的短路耐量只有3微秒，碳化硅器件较低的短路耐量使得器件工作发生短路时容易损坏。

技术实现思路

[0005]有鉴于此，本专利技术提供了一种短路耐量高的碳化硅器件，达到减小短路时的电流、提高短路耐量的目的。具体包括，衬底层，碳化硅掺杂第一导电类型杂质形成；
[0006]漂移层，位于所述衬底层的上表面，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度低于所述衬底层；
[0007]基极层，位于所述漂移层的上表面，碳化硅掺杂第二导电类型杂质形成；
[0008]源极区域，位于所述基极层的上表面，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度高于所述漂移层；
[0009]简并半导体，位于所述源极区域内，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度高于所述源极区域，所述简并半导体的电阻率与温度呈正相关；
[0010]接触区域，位于所述基极层的上表面，碳化硅掺杂第二导电类型杂质形成，杂质的掺杂浓度高于所述基极层；
[0011]沟槽，从所述源极区域的上表面延伸至所述漂移层，所述沟槽的底部比所述基极层的下表面更靠近所述衬底层；
[0012]栅极氧化层，形成在所述沟槽的内壁表面；
[0013]绝缘膜层，位于所述源极区域的上表面部分区域和所述沟槽上表面；
[0014]栅极电极，位于所述沟槽内的所述栅极氧化层上；
[0015]源极电极，位于所述源极区域和所述接触区域的上表面。
[0016]漏极电极，位于所述衬底层的下表面。
[0017]进一步地，所述简并半导体位于所述源极区域内的部分区域。
[0018]进一步地，所述简并半导体位于所述源极区域内的全部区域。
[0019]进一步地，所述绝缘膜层完全覆盖所述简并半导体的上表面。
[0020]进一步地，所述简并半导体的宽度为0.2μm。
[0021]进一步地，所述简并半导体的掺杂元素为磷，掺杂浓度至少为1e21。
[0022]进一步地，所述简并半导体的电阻率与温度的呈正比例关系，随着温度的上升简并半导体的电阻上升。
[0023]还涉及上述的一种短路耐量高的碳化硅器件的制备方法，所述方法包括以下步骤：
[0024]S1、在衬底层的上表面生长漂移层，随后，在所述漂移层上表面生长基极层，在所述基极层上表面生长源极区域的源极层，在所述基极层上表面注入第二导电类型杂质形成接触区域；
[0025]S2、刻蚀沟槽；
[0026]S3、在所述沟槽的内壁表面进行栅氧填充形成栅极氧化层，在所述栅极氧化层上填充多晶硅形成栅极电极；
[0027]S4、在所述源极区域形成简并半导体；
[0028]S5、在所述源极区域的上表面部分区域和所述沟槽上表面形成绝缘膜层，沉积金属形成源极电极和漏极电极。
[0029]进一步地，所述步骤S4具体包括，在源极区域进行高浓度的第一导电类型离子掺杂形成简并半导体。
[0030]进一步地，所述步骤S4具体包括，在源极区域刻蚀形成凹槽，并在凹槽内通过磁控溅射的方式制备简并半导体。
[0031]与现有技术相比，本专利技术的有益效果是：
[0032]在传统的碳化硅器件的基础上，在源极区域插入简并半导体，该简并半导体的电阻率与温度呈正相关，当器件发生短路时，温度升高使得简并半导体电阻增大，从而减小了短路时的电流，能够有效防止器件损坏。
[0033]本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。
附图说明
[0034]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1示出了本专利技术实施例提供的短路耐量高的碳化硅器件实施例一的结构示意
图。
[0036]图2示出了本专利技术实施例提供的短路耐量高的碳化硅器件实施例二的结构示意图。
[0037]图3示出了本专利技术实施例提供的的短路耐量高的碳化硅器件实施例一的制备方法过程图。
[0038]图4示出了本专利技术实施例提供的的短路耐量高的碳化硅器件实施例二的制备方法过程图。
[0039]附图标记说明：
[0040]衬底层101；漂移层102；基极层103；源极区域104；接触区域105；沟槽106；栅极氧化层107；栅极电极108；简并半导体109；绝缘膜层110；源极电极111。
具体实施方式
[0041]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0042]本专利技术实施例提供的短路耐量高的碳化硅器件，参见图1，该碳化硅器件为垂直型，包括，
[0043]衬底层101，碳化硅掺杂第一导电类型杂质形成；
[0044]漂移层102，位于所述衬底层101的上表面，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度低于所述衬底层101；
[0045]基极层103，位于所述漂移层102的上表面，碳化硅掺杂第二导电类型杂质形成；<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种短路耐量高的碳化硅器件，其特征在于，包括：衬底层，碳化硅掺杂第一导电类型杂质形成；漂移层，位于所述衬底层的上表面，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度低于所述衬底层；基极层，位于所述漂移层的上表面，碳化硅掺杂第二导电类型杂质形成；源极区域，位于所述基极层的上表面，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度高于所述漂移层；简并半导体，位于所述源极区域内，碳化硅掺杂第一导电类型杂质形成，杂质的掺杂浓度高于所述源极区域，所述简并半导体的电阻率与温度呈正相关；接触区域，位于所述基极层的上表面，碳化硅掺杂第二导电类型杂质形成，杂质的掺杂浓度高于所述基极层；沟槽，从所述源极区域的上表面延伸至所述漂移层，所述沟槽的底部比所述基极层的下表面更靠近所述衬底层；栅极氧化层，形成在所述沟槽的内壁表面；绝缘膜层，位于所述源极区域的上表面部分区域和所述沟槽上表面；栅极电极，位于所述沟槽内的所述栅极氧化层上；源极电极，位于所述源极区域和所述接触区域的上表面；漏极电极，位于所述衬底层的下表面。2.如权利要求1所述的一种短路耐量高的碳化硅器件，其特征在于，所述简并半导体位于所述源极区域内的部分区域。3.如权利要求2所述的一种短路耐量高的碳化硅器件，其特征在于，所述简并半导体位于所述源极区域内的全部区域。4.如权利要求2所述的一种短路耐量高的碳化硅器件，其特征在于，所述绝缘膜层完全覆盖所述简并半导体的上表面。5.如权利要...

【专利技术属性】
技术研发人员：刘涛，黄汇钦，
申请(专利权)人：天狼芯半导体成都有限公司，
类型：发明
国别省市：