一种集成电路的片内ESD防护装置及其制备方法制造方法及图纸

本发明专利技术公开了一种集成电路的片内ESD防护装置及其制备方法，上浮半埋氧层与下沉半埋氧层上下交错，上浮半埋氧层位置上靠近晶圆表面，所述下沉半埋氧层的位置相对上浮半埋氧层更加远离表面，所述上浮半埋氧层和下沉半埋氧层之间存在垂直距离，热沉窗口下半区的掺杂浓度为标准SOI FinFET的半导体衬底掺杂浓度，靠近热沉窗口上半区顶部的掺杂浓度为标准SOI FinFET的沟道掺杂浓度，靠近热沉窗口上半区底部的掺杂浓度为标准SOI FinFET的半导体衬底掺杂浓度。本发明专利技术能够提高ESD可靠性，使得集成电路免于在制造、运输、储存阶段被ESD击毁。储存阶段被ESD击毁。储存阶段被ESD击毁。

【技术实现步骤摘要】
一种集成电路的片内ESD防护装置及其制备方法


[0001]本专利技术涉及深亚微米集成电路可制造性与可靠性领域，特别涉及集成电路的片内ESD可靠性，具体为一种高鲁棒性SIMOX SOI FinFET集成电路工艺的片内ESD防护装置及其制备方法。

技术介绍

[0002]随着集成电路技术的演进。新型的FinFET三维半导体结构在三个侧面对沟道进行控制，有效克服了平面MOSFET尺寸下降导致的短沟道效应，减小了泄漏电流，是7nm及以下集成电路工艺制程的主要技术路径。目前，主流FinFET工艺包括体硅FinFET和SOI FinFET两大类。
[0003]SOI FinFET技术是一种三维晶体管结构，是CMOS技术的一种重要变体。它在传统CMOS技术的基础上，增加了一个极薄的绝缘层，同时将导电通道垂直于晶体管表面，从而具有高集成度、高性能、低功耗、低噪声、高稳定性和更高的阈值电压等优点。这些特点使得SOI FinFET在现代集成电路设计和制造中得到广泛应用，用于制造高性能和低功耗的微处理器和系统芯片。然而，由于SOI FinFET的极小尺寸和高集成度，以及电气特性的改变，导致其在静电防护方面面临着一些挑战。
[0004]静电放电(ESD)是SOI FinFET工艺面临的最大挑战之一。由于SOI FinFET的体积很小，其灵敏度相当高，只要少量的静电电子就足以引起损坏。当带有静电的人体或物体接触到SOI FinFET器件时，可能会引起ESD现象，导致芯片瞬间损坏或失效。这种现象非常难以预测和控制，并且可能发生在整个制造过程中的任何阶段，包括设计、加工、测试和使用阶段。
[0005]SOI FinFET的静电防护是一个复杂而严峻的挑战，在设计、制造和使用阶段都需要采取多种技术手段和策略来保护器件的稳定性和可靠性，以确保其在各种环境和应用场景下均能正常工作。SOI FinFET的静电防护需求主要集中在以下两方面：
[0006]1.静电放电预防：由于SOI FinFET器件的灵敏度很高，需要在制造过程中采取有效的静电放电保护措施，以预防ESD事件。因此，需要在设计和制造过程中采用一系列的技术手段，如设备和人员接地、控制空气湿度、使用静电放电保护用品等，以减小SOI FinFET器件面临ESD风险。
[0007]2.增强静电放电可靠性：预防措施的效果有限，还需要通过优化SOI FinFET的设计和结构来提高其对静电放电的容忍度，以提高器件的可靠性和稳定性。例如，可以采用特殊的材料、结构和工艺，以增强器件的电气特性和稳定性，最大限度地降低ESD的影响。

技术实现思路

[0008]针对现有技术中存在的问题，本专利技术提供了一种能够提高SOI FinFET集成电路的ESD可靠性，使得SOI FinFET集成电路免于在制造、运输、储存阶段被ESD击毁的高鲁棒性SIMOX SOI FinFET集成电路工艺的片内ESD防护装置及其制备方法。
[0009]本专利技术的目的通过以下技术方案实现。
[0010]一种集成电路的片内ESD防护装置，包括半导体衬底、鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块，上浮半埋氧层和下沉半埋氧层均为二氧化硅，厚度在50至300纳米之间，所述上浮半埋氧层、下沉半埋氧层在形成方式上亦由氧注入分离工序过程中注入衬底中的氧离子经过热氧化过程形成，所述上浮半埋氧层与下沉半埋氧层上下交错，上浮半埋氧层位置上靠近晶圆表面，所述下沉半埋氧层的位置相对上浮半埋氧层更加远离表面，所述上浮半埋氧层和下沉半埋氧层之间存在垂直距离，所述上浮半埋氧层之下的区域定义为热沉窗口下半区，所述热沉窗口下半区的掺杂浓度为标准SOI FinFET的半导体衬底掺杂浓度，所述下沉半埋氧层之上的区域定义为热沉窗口上半区，靠近热沉窗口上半区顶部的掺杂浓度为标准SOI FinFET的沟道掺杂浓度，靠近热沉窗口上半区底部的掺杂浓度为标准SOI FinFET的半导体衬底掺杂浓度。
[0011]一种集成电路的片内ESD防护装置，包括半导体衬底、鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块，半埋氧层为二氧化硅，厚度在50至300纳米之间，所述半埋氧层在形成方式上亦由氧注入分离工序过程中注入衬底中的氧离子经过热氧化过程形成，所述半埋氧层仅在鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块所构成的主体结构之外存在，而在鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块主体结构之下留下了热沉窗口，在氧离子注入工序之前形成二氧化硅、氮化硅掩蔽层，对半埋氧层进行分区氧离子注入。
[0012]鳍栅连接边缘保护为多晶硅或者硅材料的保护机构，置于鳍栅连接台阶处，厚度与鳍栅连接厚度一致，用于防止鳍栅连接台阶引发的鳍栅连接断裂而造成的栅电极电学连接断路，源漏着陆块边缘保护为多晶硅或者硅材料的保护机构，置于源漏着陆块台阶处，厚度与源漏着陆块厚度一致，一样防止源漏着陆块台阶引发的源漏着陆块断裂而造成的源漏电极电学连接断路。
[0013]所述热沉窗口区域材料为硅，靠近热沉窗口顶部的掺杂浓度为标准SOI FinFET的沟道掺杂浓度，靠近热沉窗口底部的掺杂浓度为标准SOI FinFET的半导体衬底掺杂浓度。
[0014]等效MOSFET栅电极对应于鳍栅连接所引出的电极，等效寄生BJT电路基区电极为等效MOSFET的体区电极，对应于半导体衬底所引出的电极，热接地、等效MOSFET漏电极以及等效寄生BJT电路集电极分别为等效MOSFET的源电极与漏电极，对应于源漏着陆块所引出的电极。
[0015]等效二极管阴极、等效二极管阳极分别对应于源漏着陆块所引出的电极，完整结构存在两处对称源漏着陆块分别为上述二极管的阳电极与阴电极，当对称的两处源漏着陆块均为不同掺杂时，形成二极管结构等效二极管，更具体地考虑中等掺杂的鳍栅鳍型硅，所形成的二极管结构等效二极管为PIN二极管。
[0016]被保护电路输入IO端口为被保护电路的输入端口，所述被保护电路电源端口为电源轨线，被保护电路参考地端口为地参考轨线，被保护电路输出IO端口为被保护电路的输出端口，等效MOSFET为MOSFET形式构造，等效寄生BJT为MOSFET形式的寄生双极型晶体管，SOI热阻SOI热阻、旁路热阻、热学接地热接地用于描述MOSFET形式构造散热效果的等效电路。
[0017]MOSFET形式构造等效MOSFET的栅电极与源电极相短接，MOSFET形式构造等效MOSFET的体区引出接在电阻组成RC充放电网络的电阻和电容组成RC充放电网络的电容之
间，亦即将寄生双极型晶体管等效寄生BJT的基区接在电阻组成RC充放电网络的电阻和电容组成RC充放电网络的电容之间，在SOI FinFET工艺下实现了体区触发的众所周知的gcNMOSFET结构，电阻组成RC充放电网络的电阻和电容组成RC充放电网络的电容组成RC充放电电路，其充放电时间在10ns至100ns之间，电容可由栅介质电容构造的等效电容，电阻由栅电阻构造的等效电阻。
[0018]一种集成电路的片内ESD防护装置制备方法，步骤包括：<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路的片内ESD防护装置，其特征在于包括半导体衬底、鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块，上浮半埋氧层和下沉半埋氧层均为二氧化硅，厚度在50至300纳米之间，所述上浮半埋氧层、下沉半埋氧层在形成方式上亦由氧注入分离工序过程中注入衬底中的氧离子经过热氧化过程形成，所述上浮半埋氧层与下沉半埋氧层上下交错，上浮半埋氧层位置上靠近晶圆表面，所述下沉半埋氧层的位置相对上浮半埋氧层更加远离表面，所述上浮半埋氧层和下沉半埋氧层之间存在垂直距离，所述上浮半埋氧层之下的区域定义为热沉窗口下半区，所述热沉窗口下半区的掺杂浓度为标准SOIFinFET的半导体衬底掺杂浓度，所述下沉半埋氧层之上的区域定义为热沉窗口上半区，靠近热沉窗口上半区顶部的掺杂浓度为标准SOIFinFET的沟道掺杂浓度，靠近热沉窗口上半区底部的掺杂浓度为标准SOIFinFET的半导体衬底掺杂浓度。2.一种集成电路的片内ESD防护装置，其特征在于包括半导体衬底、鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块，半埋氧层为二氧化硅，厚度在50至300纳米之间，所述半埋氧层在形成方式上亦由氧注入分离工序过程中注入衬底中的氧离子经过热氧化过程形成，所述半埋氧层仅在鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块所构成的主体结构之外存在，而在鳍型硅、鳍栅高K介质、鳍栅连接、源漏着陆块主体结构之下留下了热沉窗口，在氧离子注入工序之前形成二氧化硅、氮化硅掩蔽层，对半埋氧层进行分区氧离子注入。3.根据权利要求2所述的一种集成电路的片内ESD防护装置，其特征在于鳍栅连接边缘保护为多晶硅或者硅材料的保护机构，置于鳍栅连接台阶处，厚度与鳍栅连接厚度一致，用于防止鳍栅连接台阶引发的鳍栅连接断裂而造成的栅电极电学连接断路，源漏着陆块边缘保护为多晶硅或者硅材料的保护机构，置于源漏着陆块台阶处，厚度与源漏着陆块厚度一致，一样防止源漏着陆块台阶引发的源漏着陆块断裂而造成的源漏电极电学连接断路。4.根据权利要求1或2所述的一种集成电路的片内ESD防护装置，其特征在于所述热沉窗口区域材料为硅，靠近热沉窗口顶部的掺杂浓度为标准SOIFinFET的沟道掺杂浓度，靠近热沉窗口底部的掺杂浓度为标准SOIFinFET的半导体衬底掺杂浓度。5.根据权利要求1或2所述的一种集成电路的片内ESD防护装置，其特征在于等效MOSFET栅电极对应于鳍栅连接所引出的电极，等效寄生BJT电路基区电极为等效MOSFET的体区电极，对应于半导体衬底所引出的电极，热接地、等效MOSFET漏电极以及等效寄生BJT电路集电极分别为等效MOSFET的源电极与漏电极，对应于源漏着陆块所引出的电极。6.根据权利要求1或2所述的一种集成电路的片内ESD防护装置，其特征在于等效二极管阴极、等效二极管阳极分别对应于源漏着陆块所引出的电极，完整结构存在两处对称源漏着陆块分别为上述二极管的阳电极与阴电极，当对称的两处源漏着陆块均为不同掺杂时，形成二极管结构等效二极管，更具体地考虑中等掺杂的鳍栅鳍型硅，所形成的二极管结构等效二极管为PIN二极管。7.根据权利要求1或2所述的一种集成电路的片内ESD防护装置，其特征在于被保护电路输入IO端口为被保护电路的输入端口，所述被保护电路电源端口为电源轨线，被保护电路参考地端口为地参考轨线，被保护电路输出IO端口为被保护电路的输出端口，等效MOSFET为MOSFET形式构造，等效寄生BJT为MOSFET形式的寄生双极型晶体管，SOI热阻SOI热阻、旁路热阻、热学接地热接地用于描述MOSFET形式构造散热效果的等效电路。8.根据权利要求7所述的一种集成电路的片内ESD防护装置，其特征在于MOSFET形式构
造等效MOSFET的栅电极与源电极相短接，MOSFET形式构造等效MOSFET的体区引出接在电阻组成RC充放电网络的电阻和电容组成RC充放电网络的电容之间，亦即将寄生双极型晶体管等效寄生BJT的基区接在电阻组成RC充放电网络的电阻和电容组成RC充放电网络的电容之间，在SOI FinFET工艺下实现了体区触发的众所周知的gcNMOSFET结构，电阻组成RC充放电网络的电阻和电容组成RC充放电网络的电容组成RC充放电电路，其充放电时间在10ns至100ns之间，电容可由栅介质电容构造的等效电容，电阻由栅电阻构造的等效电阻。9.一种集成电路的片内ESD防护装置制备方法，其特征在于步骤包括：S0：半导体衬底准备，单晶硅锭经过切割、磨边、表面抛光，形成...

【专利技术属性】
技术研发人员：杨帆，姜一波，吴瑕，
申请(专利权)人：江苏庆延微电子有限公司，
类型：发明
国别省市：