一种双沟槽氧化镓场效应晶体管结构及制作方法技术

本发明专利技术公开了一种双沟槽氧化镓场效应晶体管结构，包括：氧化镓衬底，位于氧化镓衬底底侧的漏极，位于氧化镓衬底上侧的氧化镓外延层，位于氧化镓外延层上方的源极；氧化镓外延层从下至上由耐压层、pbase层和导电层组成；氧化镓外延层上部设有间隔分布的延伸至耐压层的第一沟槽和第二沟槽；第一沟槽表面沉积有P型氧化物层，P型氧化物层表面沉积有填充第一沟槽的欧姆金属层；第二沟槽底部设有高阻层，第二沟槽表面依次沉积有绝缘层、栅介质层和填充第二沟槽的栅电极；栅电极与源极之间覆盖有层间介质层。本发明专利技术降低了器件表面处的电场、减小了器件对栅介质材料厚度的依赖性，同时降低了器件的制造难度。低了器件的制造难度。低了器件的制造难度。

【技术实现步骤摘要】
一种双沟槽氧化镓场效应晶体管结构及制作方法


[0001]本专利技术属于半导体器件
，具体涉及一种双沟槽氧化镓场效应晶体管结构单元及制作方法。

技术介绍

[0002]在宽禁带半导体材料中，Ga2O3具有4.8eV的禁带宽度、8MV/cm的理想击穿电场强度和高达3400的BFOM值，大约是GaN的4倍，SiC的10倍。因此在如今具有更高功率密度以及更低功耗需求的电力电子应用中，Ga2O3材料具有更为重大的研究意义以及更为广阔的市场应用前景。与n型掺杂的容易程度相反，目前还没有在Ga2O3中成功实现p型掺杂的报导，这使得Ga2O3相较于可进行双极型掺杂的材料而言在双极型功率器件中的应用受到限制。由于氧化镓缺乏有效的P型半导体，因而它无法像SiC、GaN一样做成常规结构的MOSFET，只能够做成漏极、源极和漂移区都是N型导电的MISFET器件或JFET器件。氧化镓MISFET和JFET器件因栅极金属、多晶硅和P型半导体与氧化镓外延层之间存在功函数差，从而在导电通道上出现耗尽层，影响器件的工作特性。
[0003]为了实现增强型器件和降低金属
‑
半导体界面的电场，通过刻蚀氧化镓外延层，在表面形成凹槽，再往凹槽里面沉积SiO2和Al2O3等绝缘介质，形成MISFET器件的栅介质，制作了增强型MISFET器件(EMISFET，enhanced MISFET)。与平面型MISFET器件相比，EMISFET由于金属栅或者多晶硅栅可以完全耗尽导电通道，因而具有常关特性，并且栅电极具有一定的深度，可以有效屏蔽部分反向偏置时的电场，使表面电场有一定程度的下降，减小泄露电流。然而，由于氧化镓材料的特性，如果要实现较大深度的栅介质沉积，不能通过热氧化实现，需要在氧化镓材料中形成深沟槽，然后在深沟槽的表面形成栅介质的沉积。由于深沟槽的深度较大，导致栅介质层的厚度不均匀，影响器件阈值电压的均匀性。虽然EMISFET在反向时能起到有效降低表面电场的作用，但由于沟槽深度有限，峰值电场的位置距离表面较近，仍然会有一部分电场线穿过栅极到达源极，导致金属
‑
半导体界面的电场依旧很强，还是会使器件产生较大的漏电流，影响器件的可靠性。更重要的是通常为了实现增强型器件选取的栅介质材料厚度很薄，当电场峰值从表面转移到体内沟槽时，栅介质只能够承受很小的电压，器件更容易在栅介质处发生击穿，因而EMISFET器件的击穿电压与正向导通特性受到栅介质厚度的影响，并不能完全发挥氧化镓高击穿场强的优势。另一方面，为了制造出增强型器件，需要将两个相邻的沟槽间距设置在0.35μm左右，确保在栅压0V时，导电沟道能完全耗尽。要实现小线宽和在小线宽上继续做光刻和刻蚀，需要用昂贵电子束光刻机替代普通的i线光刻机来完成曝光工艺，这增加了生产成本，同时降低了产能，不利用大规模生产。

技术实现思路

[0004]针对现有技术的不足，本专利技术的目的在于提供一种双沟槽氧化镓场效应晶体管结构单元及其制作方法，进一步降低器件表面处的电场、减小器件对栅介质材料厚度的依赖
性，同时降低器件的制造难度，以制作高耐压、高可靠性的氧化镓场效应晶体管器件。
[0005]为实现上述目的，本专利技术采用如下技术方案。
[0006]本专利技术提供的一种双沟槽氧化镓场效应晶体管结构，包括：氧化镓衬底，位于所述氧化镓衬底底侧的漏极，位于所述氧化镓衬底上侧的氧化镓外延层，位于所述氧化镓外延层上方的源极；所述氧化镓外延层从下至上由耐压层、pbase层和导电层组成；所述氧化镓外延层上部设有间隔分布的延伸至所述耐压层的第一沟槽和第二沟槽；所述第一沟槽表面沉积有P型氧化物层，所述P型氧化物层表面沉积有填充所述第一沟槽的欧姆金属层；所述第二沟槽底部设有高阻层，所述第二沟槽表面依次沉积有绝缘层、栅介质层和填充所述第二沟槽的栅电极；所述栅电极与所述源极之间覆盖有层间介质层。
[0007]进一步的，所述耐压层和所述导电层为N型半导体，所述耐压层掺杂元素为Si，掺杂浓度为0.1～1
×
10
16
cm
‑3；所述导电层掺杂元素为Si，掺杂浓度为0.1～1
×
10
19
cm
‑3；所述pbase层为弱P型半导体，掺杂元素为Mg和N，掺杂浓度为0.1～10
×
10
17
cm
‑3。
[0008]进一步的，所述第二沟槽为多级沟槽。
[0009]进一步的，所述P型氧化物层的材料选用NiO、Cu2O、TeO2中的一种。
[0010]进一步的，所述欧姆金属层的材料选用Ni、W中的一种。
[0011]进一步的，所述高阻层为所述第二沟槽底部的耐压层通过离子注入N元素形成。
[0012]进一步的，所述第一沟槽底部设有高阻层。
[0013]进一步的，所述耐压层的厚度为5～10μm，所述pbase层的厚度为1～2μm，所述导电层的厚度为0.5～1μm。
[0014]进一步的，所述第一沟槽的深度不小于所述第二沟槽的深度。
[0015]本专利技术还提供上述双沟槽氧化镓场效应晶体管结构的制作方法，包括如下步骤：
[0016]在氧化镓衬底上依次外延生长耐压层、pbase层和导电层，形成氧化镓外延层；
[0017]刻蚀氧化镓外延层，形成间隔分布的第一沟槽和第二沟槽；
[0018]在第二沟槽底部形成高阻层；
[0019]在氧化镓衬底底侧沉积漏极金属，形成漏极；
[0020]在第二沟槽表面依次沉积绝缘层、栅介质层和栅电极；
[0021]在第一沟槽表面依次沉积P型氧化物层、欧姆金属层；
[0022]沉积绝缘介质，并图形化形成层间介质层；
[0023]沉积源极金属，形成源极。
[0024]与现有技术相比，本专利技术的有益效果在于：
[0025](1)本专利技术外延层采用“三明治”结构产生弱P型的pbase区，解决了氧化镓目前无法通过离子注入形成同质P型半导体的困境，改变了以往窄导电通道的器件设计，可以使器件朝着更加多元化的方向发展。当栅源电压逐渐增大时，pbase区可以产生反型层电子，源漏之间具有导通性；当栅源电压为0V时，第一沟槽内的P型氧化物层与氧化镓形成的异质结和第二沟槽内的高阻层、绝缘介质层能够屏蔽电场，源漏之间具有很小的漏电流，因而可以完成增强型器件功能。当器件工作在第三象限时，高掺杂的P型氧化物层与氧化镓形成的异质结，可以完成电导调制效应，减小器件导通电阻，抑制温度对器件的影响；欧姆金属层与P型氧化物层形成的欧姆接触，可以降低第三象限的电导调制电压，有利于器件尽快完成电导调制，减小大电流对器件的热冲击能力，提高器件可靠性。
[0026](2)本专利技术采用的外延层“三明治”结构和双沟槽结构可以降低现有增强型器件的光刻难度。器件双沟槽间因第二沟槽内的高阻层、绝缘层和第一沟槽内的P型氧化物层可以屏蔽高电场，双沟槽的间距可以适当增加来降低光刻的分辨率，使得光刻工艺可以使本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双沟槽氧化镓场效应晶体管结构，其特征在于，包括：氧化镓衬底，位于所述氧化镓衬底底侧的漏极，位于所述氧化镓衬底上侧的氧化镓外延层，位于所述氧化镓外延层上方的源极；所述氧化镓外延层从下至上由耐压层、pbase层和导电层组成；所述氧化镓外延层上部设有间隔分布的延伸至所述耐压层的第一沟槽和第二沟槽；所述第一沟槽表面沉积有P型氧化物层，所述P型氧化物层表面沉积有填充所述第一沟槽的欧姆金属层；所述第二沟槽底部设有高阻层，所述第二沟槽表面依次沉积有绝缘层、栅介质层和填充所述第二沟槽的栅电极；所述栅电极与所述源极之间覆盖有层间介质层。2.根据权利要求1所述的双沟槽氧化镓场效应晶体管结构，其特征在于，所述耐压层和所述导电层为N型半导体，所述耐压层掺杂元素为Si，掺杂浓度为0.1～1
×
10
16
cm
‑3；所述导电层掺杂元素为Si，掺杂浓度为0.1～1
×
10
19
cm
‑3；所述pbase层为弱P型半导体，掺杂元素为Mg和N，掺杂浓度为0.1～10
×
10
17
cm
‑3。3.根据权利要求1所述的双沟槽氧化镓场效应晶体管结构，其特征在于，所述第二沟槽为多级沟槽。4.根据权利要求1...

【专利技术属性】
技术研发人员：袁俊，徐东，彭若诗，郭飞，王宽，魏强民，黄俊，杨冰，吴畅，
申请(专利权)人：湖北九峰山实验室，
类型：发明
国别省市：