总线结构、数据传输方法及芯片技术

本发明专利技术涉及芯片领域，具体而言，公开了一种总线结构、数据传输方法及芯片。其中，总线结构包括：第一处理单元，每个第一处理单元与第一功能单元组中的多个功能单元之间的距离之和小于第一预设阈值；第二处理单元，每个第二处理单元与第二功能单元组中的多个功能单元之间的距离之和小于第二预设阈值；第三处理单元，第三处理单元用于接收第一数据请求、第二数据请求，将第一数据请求和/或第二数据请求发送至目标设备，接收目标设备返回的回复数据、并将回复数据发送至功能单元。与现有技术相比，本发明专利技术实施例所提供的总线结构、数据传输方法及芯片具有能够降低总线结构造成的访问延时的优点。问延时的优点。问延时的优点。

【技术实现步骤摘要】
总线结构、数据传输方法及芯片


[0001]本专利技术涉及芯片领域，具体而言，涉及一种总线结构、数据传输方法及芯片。

技术介绍

[0002]每个芯片中包括多个功能单元，例如计算单元、缓存单元、图像处理单元等结构，每个功能单元在执行其对应的功能时，或多或少的需要访问外部存储器，访问外部存储器前，需要将功能单元对应的虚拟地址需要通过虚拟内存管理系统转换为物理实际地址，然后发送到外部存储设备。在这一过程中，功能单元需要首先查询第一级页表缓存，如果第一级页表缓存中没有相应的页表存储物理实际地址，那么功能单元需要发送请求到第二级的页表缓存进行查询。由于芯片中，有大量的功能单元需要一级页表缓存访问二级页表缓存，芯片需要采用总线结构来支持一级页表缓存到二级页表缓存的访问。
[0003]目前大型芯片一般使用传统的总线网络结构。例如在多核CPU芯片中，mesh网络是一种大量使用的片上总线，在GPU芯片设计中，crossbar是普遍使用的片上总线结构。Mesh网络是各个节点与所有相邻节点都进行相互连接，其优点是速度快，结构规整，利于布局实现。Crossbar总线网络，每一个设备节点与所有用户节点都实现互联，而不像mesh网络，设备节点与设备节点之间，用户节点与用户节点也有连线。Mesh、crossbar以及其他的一些传统总线网络，都需要用到大量的逻辑电路资源以及连线资源，并且很难灵活的支持功能单元在芯片中的无规则分布。
[0004]随着芯片中功能单元数量的持续增加以及功能单元在芯片中分布位置越来越分散，采用这些传统的总线结构不可避免的增加了访问延时。

技术实现思路

[0005]本专利技术的目的在于提供一种总线结构、数据传输方法及芯片，能够降低总线结构造成的访问延时。
[0006]第一方面，本专利技术提供一种总线结构，设置于芯片，所述芯片包括多个第一功能单元组和多个第二功能单元组，所述第一功能单元组包括符合第一预设位置分布规律的多个功能单元，所述第二功能单元组包括符合第二预设位置分布规律的多个功能单元，所述总线结构包括：多个第一处理单元，每个所述第一功能单元组中的多个功能单元与一个所述第一处理单元连接，每个所述第一处理单元与所述第一功能单元组中的多个功能单元之间的距离之和小于第一预设阈值，所述第一处理单元用于采集所述第一功能单元组中的功能单元的第一数据请求；多个第二处理单元，每个所述第二功能单元组中的多个功能单元与一个所述第二处理单元连接，每个所述第二处理单元与所述第二功能单元组中的多个功能单元之间的距离之和小于第二预设阈值，所述第二处理单元用于采集所述第二功能单元组中的功能单元的第二数据请求；第三处理单元，所述第三处理单元用于接收所述第一处理单元采集的所述第一数据请求、以及所述第二处理单元采集的所述第二数据请求，所述第三处理单元用于将所述第一数据请求和/或所述第二数据请求发送至目标设备，所述第三
处理单元还用于接收目标设备返回的回复数据、并将所述回复数据经由所述第一处理单元和/或所述第二处理单元发送至所述功能单元。
[0007]与现有技术相比，本专利技术实施例所提供的总线结构中将芯片中的功能单元根据其位置划分为包括第一功能单元组和第二功能单元组的多个功能单元组，为每个第一功能单元组设置第一处理单元，第一处理单元从第一功能单元组中的各个功能单元中获取数据，每个第一处理单元与第一功能单元组中的多个功能单元之间的距离之和小于第一预设阈值，同时为每个第二功能单元组设置第二处理单元，第二处理单元从第二功能单元组中的各个功能单元中获取数据，每个第二处理单元与第二功能单元组中的多个功能单元之间的距离之和小于第二预设阈值，从而降低从功能单元中采集数据请求和向功能单元中发送回复数据时的数据传输距离；同时，设置第三处理单元接受第一处理单元和第二处理单元采集的第一数据请求和第二数据请求、并通过第三处理单元统一向外部目标设备发送第一数据请求和第二数据请求，且第三处理单元还统一接收目标设备返回的回复数据、并将回复数据经由第一处理单元和/或第二处理单元发送至功能单元，无需为每个功能单元搭建与外部目标设备进行数据传输的数据通道，同样可以减少数据传输的距离。数据传输距离的降低即可有效的降低数据传输过程中的延时，从而降低总线结构整体的访问延时。
[0008]在可选的实施方式中，所述第一处理单元与所述第二处理单元连接，所述第二处理单元与所述第三处理单元连接；所述第二处理单元用于从所述第一处理单元获取所述第一数据请求；所述第三处理单元用于从所述第二处理单元获取所述第一数据请求和所述第二数据请求。第一处理单元将采集到的第一数据请求发送至第二处理单元、并经由第二处理单元将第一数据请求发送至第三处理单元，可以复用第二处理单元和第三处理单元之间的数据通道，而无需构建第一处理单元和第三处理单元之间单独的数据传输通道，降低制作成本。
[0009]在可选的实施方式中，所述第一处理单元与所述第三处理单元连接，所述第二处理单元与所述第三处理单元连接；所述第三处理单元用于从所述第一处理单元获取所述第一数据请求；所述第三处理单元用于从所述第二处理单元获取所述第二数据请求。第三处理单元从第一处理单元获取第一数据请求、从第二处理单元获取第二数据请求，可以减少数据传输过程中的信号干扰，提升总线结构数据传输过程的可靠性。
[0010]在可选的实施方式中，所述芯片还包括：多个第三功能单元组，所述总线结构还包括多个第四处理单元，所述第三功能单元组包括符合第三预设位置分布规律的多个功能单元；每个所述第三功能单元组中的多个功能单元与一个或多个所述第四处理单元连接，所述第四处理单元用于采集所述第三功能单元组中的功能单元的第三数据请求；所述第三处理单元用于接收所述第四处理单元采集的所述第三数据请求。将芯片中的功能单元根据其位置分布进一步的划分除第三功能单元组，并为各个第三功能单元组设置第四功能单元，从而进一步的减小第三功能单元组中的各个功能单元中的第三数据请求进行数据传输时的传输距离，进一步的降低总线结构整体的数据传输延时。
[0011]在可选的实施方式中，所述总线结构还包括：多个中继器；所述第一处理单元、所述第二处理单元、以及所述第三处理单元经由所述中继器连接。
[0012]在可选的实施方式中，所述多个第三处理单元经由所述中继器依次连接。
[0013]在可选的实施方式中，所述第三处理单元包括缓存器，所述缓存器用于存储所述
第一数据请求、所述第二数据请求、以及所述回复数据。
[0014]第二方面，本专利技术提供一种数据传输方法，应用于如前述实施方式中任一项所述的总线结构，所述数据传输方法包括：所述第一处理单元采集所述第一功能单元组中的功能单元的第一数据请求；所述第二处理单元采集所述第二功能单元组中的功能单元的第二数据请求；所述第三处理单元接收所述第一处理单元采集的所述第一数据请求、以及所述第二处理单元采集的所述第二数据请求，所述第三处理单元将所述第一数据请求和/或所述第二数据请求发送至目标设备，所述第三处理单元接收目标设备返回的回复数据、并将所述回复本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种总线结构，其特征在于，设置于芯片，所述芯片包括多个第一功能单元组和多个第二功能单元组，所述第一功能单元组包括符合第一预设位置分布规律的多个功能单元，所述第二功能单元组包括符合第二预设位置分布规律的多个功能单元，所述总线结构包括：多个第一处理单元，每个所述第一功能单元组中的多个功能单元与一个所述第一处理单元连接，每个所述第一处理单元与所述第一功能单元组中的多个功能单元之间的距离之和小于第一预设阈值，所述第一处理单元用于采集所述第一功能单元组中的功能单元的第一数据请求；多个第二处理单元，每个所述第二功能单元组中的多个功能单元与一个所述第二处理单元连接，每个所述第二处理单元与所述第二功能单元组中的多个功能单元之间的距离之和小于第二预设阈值，所述第二处理单元用于采集所述第二功能单元组中的功能单元的第二数据请求；第三处理单元，所述第三处理单元用于接收所述第一处理单元采集的所述第一数据请求、以及所述第二处理单元采集的所述第二数据请求，所述第三处理单元用于将所述第一数据请求和/或所述第二数据请求发送至目标设备，所述第三处理单元还用于接收目标设备返回的回复数据、并将所述回复数据经由所述第一处理单元和/或所述第二处理单元发送至所述功能单元。2.根据权利要求1所述的总线结构，其特征在于，所述第一处理单元与所述第二处理单元连接，所述第二处理单元与所述第三处理单元连接；所述第二处理单元用于从所述第一处理单元获取所述第一数据请求；所述第三处理单元用于从所述第二处理单元获取所述第一数据请求和所述第二数据请求。3.根据权利要求1所述的总线结构，其特征在于，所述第一处理单元与所述第三处理单元连接，所述第二处理单元与所述第三处理单元连接；所述第三处理单元用于从所述第一处理单元获取所述第一数据请求；所述第三处理单元用于从所述第二处理单元获取所述第二数据请求。4.根据权利要求1所述的总线结构，其特征在于，所述芯片还包括：多个第三功能单元组，所述总线结构还包括多个第四处理单元，所述第三功能单元组包括符合第三预设位置分布规律的多个功能单元；每个所述第三功能单元组中的多个功能单元与一个或多个所述第四处理单元连接，所述第四处理单元用于采集所...

【专利技术属性】
技术研发人员：王晓军，
申请(专利权)人：上海天数智芯半导体有限公司，
类型：发明
国别省市：