一种含有P掺杂层的VDMOS器件及其制备方法技术

本申请公开了一种含有P掺杂层的VDMOS器件及其制备方法，属于半导体器件技术领域。该器件包括：漏电极、N+衬底、N

【技术实现步骤摘要】
一种含有P掺杂层的VDMOS器件及其制备方法


[0001]本申请涉及一种含有P掺杂层的VDMOS器件及其制备方法，属于半导体器件


技术介绍

[0002]碳化硅是一种宽禁带的半导体材料，其中4H
‑
SiC禁带宽度3.3eV约为硅的三倍。因此碳化硅具有更高的临界击穿电场强度和更低的本征载流子浓度。同时它还具有更高的导热系数和更高的饱和漂移速度这些优点使碳化硅成为高压、高温、高功率器件的理想材料。
[0003]在各种功率器件结构中，VDMOS器件同时具有双极晶体管(BIPOLAR)和普通场效应管(MOSFET)器件的优点。VDMOS还有个特别的优点，它具有负的温度系数，因此没有普通双极功率的二次穿问题，从而安全工作区大。故此，不论是开关应用还是线性应用，VDMOS都是理想的功率器件。
[0004]在VDMOS的结构设计中，需要同时虑及导通电阻和阻断耐压性能。为了保证阻断耐压性能，外延层的掺杂浓度必须足够低，这样阻断状态时n
‑
的耗尽区能有足够的宽度来承担漏电极的高压。因为外延层，特别是JFET区域，是电流通道的重要部分，低掺杂的外延n
‑
会显著增加器件开启时的导通电阻。
[0005]为了在有限的外延n
‑
的掺杂浓度下增加导电性能，常常使用的一种方法是增加JFET区域的宽度和提高外延层的掺杂浓度。但无论是高的外延层浓度还是宽的JFET宽度，都会使器件的阻断(耐击穿)性能恶化。宽的JFET还会使场氧化层承受更高的电场，从而使得场氧的可靠性降低，例如TDDB(time to breakdown)，NBTI(Negative Bias Temperature Instability)等等。其中NTBI还会引起阈值电压漂移，造成器件操作窗口变化。因此对于VDMOS而言，其导通电阻跟阻断耐压是一对互相制约的参数，在现有的器件结构上，原则上不可能提升一个参数性能而不影响另外一个性能。

技术实现思路

[0006]为了解决上述问题，提供了一种含有P掺杂层的VDMOS器件及其制备方法，该VDMOS器件通过在N
‑
漂移层内引入至少一对深埋的P掺杂层，使得JFET区域的耗尽层在阻断操作时更容易形成一个整体，从而能把高电场屏蔽在远离场氧处，同时保证足够的耗尽层来承担阻断状态时漏电极的高电压，并通过调节这一对深埋的p型掺杂层的横向位置，使之不处于正偏电流的主要通道里，就可以实现器件在保持导通电阻的同时能增强阻断特性。
[0007]根据本申请的一个方面，提供了一种含有P掺杂层的VDMOS器件，包括：
[0008]漏电极；
[0009]N+衬底，所述N+衬底位于所述漏电极的上方；
[0010]N
‑
漂移层，所述N
‑
漂移层位于所述N+衬底的上方；
[0011]两个P型阱区，所述P型阱区呈“L”型，并设置于所述N
‑
漂移层的顶部，两个P型阱区之间形成JFET区，在每个P型阱区的上表面设有一个N+源区和一个P+源区；
[0012]至少一对P掺杂层，所述P掺杂层设置在所述N
‑
漂移层内，并相对于所述JFET区对称设置于所述P型阱区的下方；
[0013]栅氧层，所述栅氧层位于N
‑
漂移层的顶部中间位置，且与所述P型阱区和N+源区接触；
[0014]栅电极，所述栅电极设置于所述栅氧层的上方；
[0015]源电极，所述源电极设置在所述N+源区和P+源区上。
[0016]在传统VDMOS器件的结构上，在P阱区下加上至少一对深埋的P掺杂层，此P掺杂层完全镶嵌于N
‑
漂移层内，在器件处于截至时会具有浮动的电位。此浮动电位可以参与影响雪崩击穿。从物理机制上讲，此深埋的P掺杂层跟JBS器件终端的场限环类似。不同的是JBS器件里的场限环是分担横向的电势差，而本专利技术的深埋P掺杂层则分担纵向的电势差，从而使得VDMOS器件的阻断耐压得到提高的同时而不会造成器件导通电阻的增大。
[0017]可选地，所述P掺杂层与所述P型阱区的垂直距离为0.5
‑
10μm。该P掺杂层位于P型阱区和N+衬底之间，该P掺杂层与所述P型阱区的垂直距离能够保证在阻断操作时，JFET区两侧深埋的P掺杂层可以让耗尽层发生在器件更深处，从而使得靠近器件表面的耗尽层更容易融合成整体，从而提高器件的阻断电压，若该垂直距离过小，则不能有效地促进两边耗尽层尽早融合；若该垂直距离过大，则围绕深埋P掺杂层的耗尽层跟包围P型阱区的耗尽层无法在纵向形成整体，因此也不会增强总体阻断性能。
[0018]可选地，所述P掺杂层的宽度为0.5
‑
10μm，所述P掺杂层的高度为0.5
‑
1.5μm；该P掺杂层的宽度和高度设置可保证：1)包围深埋P掺杂层和包围P型阱区的N区的耗尽层，在纵向可以重叠；2)在横向左右两边的耗尽层也可以重叠。若宽度过宽则会过多占用导电通道、恶化导通电阻。若宽度过窄则不能提供足够数量的受主离子，无法使与之相邻的N区的耗尽区足够厚，因此左右两边的N区的耗尽区无法互相融合。该高度是指单个P掺杂层的高度，若高度过高，则会占据器件空间，造成浪费。若高度过低，则与过窄的P掺杂层类似，起不到足够的承担电压降的效果。
[0019]优选的，所述P掺杂层的形状选自三角形、圆形、椭圆形、矩形、正n边形的任意一种或多种，其中n大于4。
[0020]可选地，所述P掺杂层与JFET区的水平距离为0
‑
1.8μm，优选为1.5μm。P掺杂层与JFET区的水平距离越靠近0，就越容易在阻断操作中预先夹断JFET区靠N
‑
漂移层的部分，从而有效分担总的漏电极来的高压，则阻断耐压值的提升效果越好；然而P掺杂层与JFET区的水平距离从0越靠近1.5μm，器件的导通电阻越小，水平距离从1.5μm至1.8μm，器件的导通电阻变化不大，当水平距离为1.5μm时，该含有P掺杂层的VDMOS器件与未含有P掺杂层的VDMOS器件具有相同的导通电阻。
[0021]可选地，所述P掺杂层中P型的掺杂浓度为1
×
10
17
/cm3‑5×
10
18
/cm3。掺杂浓度太低，则对器件阻断电压和导通电阻的平衡及提升效果不显著，若掺杂浓度太高，会过早引发在N
‑
漂移层跟深埋P掺杂层之间的雪崩，反而会导致阻断耐压性能的下降。
[0022]可选地，所述JFET区中N型的掺杂浓度为1
×
10
15
/cm3ꢀ‑1×
10
17
/cm3；
[0023]所述N+源区的N型掺杂浓度为1
×
10
19
/cm3‑1×
10
20
/cm3；
[0024]所述P型本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种含有P掺杂层的VDMOS器件，其特征在于，包括：漏电极；N+衬底，所述N+衬底位于所述漏电极的上方；N
‑
漂移层，所述N
‑
漂移层位于所述N+衬底的上方；两个P型阱区，所述P型阱区呈“L”型，并设置于所述N
‑
漂移层的顶部，两个P型阱区之间形成JFET区，在每个P型阱区的上表面设有一个N+源区和一个P+源区；至少一对P掺杂层，所述P掺杂层设置在所述N
‑
漂移层内，并相对于所述JFET区对称设置于所述P型阱区的下方；栅氧层，所述栅氧层位于N
‑
漂移层的顶部中间位置，且与所述P型阱区和N+源区接触；栅电极，所述栅电极设置于所述栅氧层的上方；源电极，所述源电极设置在所述N+源区和P+源区上。2.根据权利要求1所述的VDMOS器件，其特征在于，所述P掺杂层与所述P型阱区的垂直距离为0.5
‑
10μm。3.根据权利要求1所述的VDMOS器件，其特征在于，所述P掺杂层的宽度为0.5
‑
10μm，所述P掺杂层的高度为0.5
‑
1.5μm；优选的，所述P掺杂层的形状选自三角形、圆形、椭圆形、矩形、正n边形的任意一种或多种，其中n大于4。4.根据权利要求1所述的VDMOS器件，其特征在于，所述P掺杂层与JFET区的水平距离为0
‑
1.8μm。5.根据权利要求1所述的VDMOS器件，其特征在于，所述P掺杂层中P型的掺杂浓度为1
×
10
17
/cm3‑5×
10
18
/cm3。6.根据权利要求1所述的VDMOS器件，其特征在于，所述JFET区中N型的掺杂浓度为1
×
10
15
/cm3‑1×
10
17
/cm3；所述N+源区的N型掺杂浓度为1
×
10
19
/cm3‑1×
10
20
/cm3；所述P型阱区的掺杂浓度为1
×
10
17
/cm3‑5×
10
18
/cm3；所述P+源区的P型掺杂浓度为1
×
10
19
/cm3‑1×
10
...

【专利技术属性】
技术研发人员：朱炎，
申请(专利权)人：海科嘉兴电力科技有限公司，
类型：发明
国别省市：