平面工艺的三维集成电路制造技术

本发明专利技术涉及三维集成电路，尤其涉及平面工艺的三维集成电路。本发明专利技术充分利用了各种不同类别器件在空间层次上可以重叠的特性。通过不同层次器件共享区域，以及特定条件下同一层次不同深度器件共享区域，该特定条件是其中一个器件Ｐ型区域或Ｐ型电阻最高电位低于另一个器件Ｎ型区域或Ｎ型电阻最低电位，进而实现同一片晶圆上的三维集成电路。本发明专利技术大大节省了芯片面积，降低了芯片成本，特别适用于各种模拟电路中。

【技术实现步骤摘要】

本专利技术涉及模拟集成电路，尤其涉及节省芯片面积的三維集成电路。
技术介绍
现有的集成电路多数是平面结构的二維集成电路，在二维集成电路中 各单元器件一个接一个地分布于同一平面上，因此二維集成电路既影响电 路工作速度又占用过多集成电路芯片面积。为了提高集成电路的集成度和工作速度，三維集成电路营运而生。三維集成电路(three dimensional integrated circuit)又称立体集成电 路，是具有多层器件结构的集成电路。三維集成电路的多层器件重叠结构 成倍地提高了芯片集成度。目前实现三維集成电路的方法通常是在不同Wafer (晶圆，晶园)上光刻 形成电路，再通过特殊工艺将该不同晶圆键和在一起。此种方法，工艺相 对复杂且成本较高。目前存在4英寸、6英寸、8英寸、12英寸等晶圆生产线，所述英寸是 指晶圆的直径。对于一定工艺生产线，其晶圆面积是固定的。在光刻步数 相同的情况下，每单个芯片成本由芯片面积决定。在相同面积的晶圆上， 如果芯片面积越小，则生产出来的芯片数越多，单个芯片的成本就越低。 并且每单个芯片面积越小，则晶圆上芯片的良率越高，因此同一片晶圆上 的有效芯片数就越多。因此对于具有相同功能的集成电路芯片，减小芯片 面积是降低芯片成本的有效手段。
技术实现思路
本专利技术提供了一种平面工艺的三維集成电路，目的是减小集成电路芯 片面积，进而降低集成电路成本。在第一方面，本专利技术提供了一种集成电路，包括同一晶圆上的第一器 件和第二器件。该集成电路具有多个层次，且该集成电路的第一器件和第 二器件位于所述多个层次中的两层或两层以上，以便该第一器件和第二器件处于不同层次，则该第一器件与第二器件共享区域。在第二方面，本专利技术提供了一种集成电路，包括同一晶圆上的第一器 件和第二器件。所述集成电路具有多个层次，且所述第一器件P型区域或作为P型电阻的第一器件与第二器件N型区域或作为N型电阻的第二器件 处于同一层次不同深度，且该第一器件P型区域或作为P型电阻的该第一 器件的最高电位低于该第二器件N型区域或作为N型电阻的该第二器件的 最低电位，则该第一器件与该第二器件共享区域。在第三方面，本专利技术提供了一种形成于同一晶圆上的集成电路，包括 第一器件和第二器件。该第一器件所在区域在所述晶圆上的投影与该第二 器件所在区域在所述晶圓上的投影相互重叠。本专利技术充分利用了不同类型器件在空间层次上可以重叠的特性。通过 将不同层次器件共享区域，以及将满足特定条件的同一层次不同深度器件 共享区域，进而在同一片晶圆上实现多层器件结构。本专利技术大大节省了芯 片面积，降低了芯片成本，特别适用于各种模拟电路中。附图说明下面将参照附图对本专利技术的具体实施方案进行更详细的说明，在附图中..图1是本专利技术的高匹配度的Poly电阻与Nwel I电阻共享区域示意图； 图2是本专利技术的不要求匹配度的Poly电阻与Nwel I电阻共享区域示意图3是本专利技术的一种偏置电流产生电路；图4是P+电阻与Nwel I电阻共享区域截面图5是Poly电阻与刚0S晶体管共享区域截面图6是Poly电阻与PM0S晶体管共享区域截面图7是倒宽长比的蛇形,OS晶体管；图8是Poly电阻与刚0S晶体管共享区域示意图9是本专利技术的另一种偏置电流产生电路；图10是Nwel I电阻与,OS晶体管共享区域截面图11是Pwel I电阻与PM0S晶体管共享区域截面图；图12是NM0S晶体管与PNP双极型晶体管共享区域截面图； 图13是PM0S晶体管与NPN双极型晶体管共享区域截面图； 图14是修调单元与电容共享区域示意图。具体实施例方式本专利技术将集成电路分为多个层次，最低层为N+电阻、P+电阻、Nwell (N型阱)电阻、Pwell (P型阱)电阻、双极型晶体管(包括NPN双极型 晶体管和PNP双极型晶体管)以及M0S管(包括NM0S晶体管和PM0S晶体 管)中的N+区域和P+区域。该最低层的上一层是形成M0S管栅极的Poly (多晶硅)区域，该形成M0S管栅极的Poly区域的上一层是Poly (多晶硅) 电阻。通常情况下Poly电阻采用的是第二多晶硅(Poly2)，其阻值较高； 而形成M0S管柵极的Poly区域采用的是第一多晶硅(Poly1〉，其阻值较 低。不同工艺生产线对第一多晶硅(Poly1)和第二多晶硅(Poly2)定义 不同。再上一层为集成电路中的其他器件如电容、电感等。最上层为修调 电路或金属电阻。以上所述最低层的某些集成电路器件虽然在同一层次但却处于不同深 度，本专利技术近似将此类器件认定为处于同一层次。如N+电阻、P+电阻、M0S 管的N+区域和P+区域处于同一层次且同一深度，而Pwell电阻却比N+电阻 更深些，Nwel I电阻又比Pwel I电阻更深些，最深的是P-衬底或N-衬底。 具体结构参见附图12、附图13。图12是刚0S晶体管与PNP双极型晶体管 共享区域示意图，图13是PM0S晶体管与NPN双极型晶体管共享区域示意 图。由以上对集成电路的分层方式可知，多数集成电路器件仅处于该集成 电路多个层次中的某一层，例如N+电阻、P+电阻、Nwell电阻、Pwell电阻、 Poly电阻、修调电路、金属电阻等。但M0S管却处于集成电路多个层次中 的两层，具体地，M0S管中的Poly区域位于集成电路多个层次中最低层的 上一层，M0S管中的N+区域、P+区域位于集成电路多个层次的最低层。无论集成电路器件仅位于该集成电路多个层次中的某一层还是某两 层，只要两个或两个以上器件处于不同层次，则该两个或两个以上器件都 能够共享区域。7本专利技术进一步将集成电路中不同层次的两个或两个以上器件，以及特 定条件下同一层次不同深度的两个或两个以上器件，按照一定的方式，在同一个Wafer (晶圆，晶园)上实现区域共享，进而大大节省了芯片的面积， 降低了集成电路芯片成本。下面举例说明不同层次器件之间共享区域结构，以及特定条件下同一 层次不同深度器件之间的共享区域结构。一.不同层次电阻之间共享区域。Poly (多晶硅)电阻和Nwell (N型阱)电阻属于不同类型的电阻，处 于不同层次，因此Poly电阻和Nwel I电阻能够共享区域。Poly电阻和NweM电阻可以是对匹配度要求#>高的电阻，也可以是不 要求匹配的电阻。当所设计的系统对匹配度要求较高时，Poly电阻与Nwel I 电阻共享区域的位置关系如图1所示。图1是本专利技术的高匹配度的Poly电阻与Nwel I电阻共享区域示意图。 在图1中，Poly电阻分段且等间距、等宽度、等长度放置，Nwell电阻也 是分段且等间距、等宽度、等长度放置，并且Poly电阻与NweM电阻方向 相同。也就是说，当系统对匹配度要求较高时，同一类型的电阻需要整齐 有序的分段放置，并保持等间距。较佳地，通过在电阻段之间画上伪器件 (dummy device)进一步才是高匹酉己度。整齐有序地分段放置同一类型电阻段的原因是，在形成器件过程中影 响器件宽度和长度的一个很重要的因素是刻蚀或扩散，这些工艺过程都与 临近的环境有关；同一类型的电阻段若不能整齐有序地放置，就会影响该 电阻的匹配度。以Poly电阻为例，间距较大的Poly电阻边緣被刻蚀的更 快，间距较小的Poly电阻边緣被刻蚀的较慢，因此本文档来自技高网...

【技术保护点】
一种集成电路，包括同一晶圆上的第一器件和第二器件；　所述集成电路具有多个层次；　且所述第一器件和第二器件位于所述多个层次中的两层或两层以上，以便该第一器件和第二器件处于不同层次，则该第一器件与第二器件共享区域。

【技术特征摘要】

【专利技术属性】
技术研发人员：王钊，田文博，尹航，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]