一种多模混合互连架构的多FPGA原型验证平台硬件体系结构制造技术

本发明专利技术公开了一种多模混合互连架构的多FPGA原型验证平台硬件体系结构，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个FPGA，同一个电路板板卡内的多个FPGA利用LVDS接口进行板内直连，不同电路板板卡之间的FPGA通过高速交换网络和多路高速串行收发器连接，同一个电路板板卡内的多个FPGA通过高速交换网络和高速串行收发器进行板内非直连。在FPGA之间增加了基于高速交换网络的通信互连，通过改变板内和板间的高速串行收发器的连接关系，可以实现多种体系结构，增强了平台的灵活性和可扩展性，带宽增大了几百上千倍，提高了仿真性能，节约了FPGA的引脚资源，实现FPGA资源和带宽资源的划分和调整。调整。调整。

【技术实现步骤摘要】
一种多模混合互连架构的多FPGA原型验证平台硬件体系结构


[0001]本专利技术属于FPGA硬件体系结构
，特别是涉及一种多模混合互连架构的多FPGA原型验证平台硬件体系结构。

技术介绍

[0002]对于大型的ASIC设计，在做FPGA原型验证时，一块FPGA往往容纳不下完整设计，需要将多块FPGA互连形成多FPGA系统才能验证整个设计。此时，就需要对ASIC设计进行分割，每块FPGA上放置部分设计。而当前大部分多FPGA原型验证系统的FPGA之间采用的是TDM(时分复用)的方式进行端到端通信，导致FPGA内部主频与FPGA间接口带宽具有紧耦合关系，即：当FPGA间通信带宽确定时，如果两个芯片间需要传输的信号数量较多，必然导致时分复用率变高，从而使得FPGA系统的主频降低，仿真性能降低。
[0003]另外，如果进行更大规模ASIC设计的FPGA原型验证，则需要更多FPGA资源，由于FPGA引脚数量有限，更多FPGA芯片互连时，每两个FPGA之间的引脚资源更少，而在互连信号数量保持不变的情况下，使得时分复用率升高，导致信号传输延时增加，进而使得主频降低。有人提出一种解决方式是限制单个FPGA直接连接的FPGA数量，以保证FPGA之间物理连接到通道的数量，对于两个FPGA之间逻辑有通信需求而两个FPGA之间不存在物理连接通道的情况，采用多跳方式进行传输。虽然上述方法可以解决物理通道数量减少的问题，但是由于信号需要多跳才能传输到目标FPGA时，同样增加了信号延时，最终导致FPGA的主频降低，从而使得仿真性能降低。所以，传统的时分复用方式也限制了多FPGA原型验证系统规模扩展。

技术实现思路

[0004]针对以上技术问题，本专利技术提供一种多模混合互连架构的多FPGA原型验证平台硬件体系结构。
[0005]本专利技术解决其技术问题采用的技术方案是：
[0006]一种多模混合互连架构的多FPGA原型验证平台硬件体系结构，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个FPGA，同一个电路板板卡内的多个FPGA利用LVDS接口进行板内直连，不同电路板板卡之间的FPGA通过高速交换网络和多路高速串行收发器连接，同一个电路板板卡内的多个FPGA通过高速交换网络和高速串行收发器进行板内非直连。
[0007]优选地，不同电路板板卡之间的FPGA通过高速交换网络和多路高速串行收发器连接，包括：
[0008]一个电路板板卡的FPGA分别通过不同路高速串行收发器连接至高速交换网络，再通过不同路高速串行收发器连接至另一个电路板板卡的FPGA。
[0009]优选地，同一个电路板板卡内的多个FPGA通过高速交换网络和高速串行收发器进行板内非直连，包括：
[0010]同一个电路板板卡的任一个FPGA通过对应高速串行收发器连接至高速交换网络，再通过其余不同路高速串行收发器连接至同一个电路板板卡的其余FPGA。
[0011]优选地，高速串行收发器包括GTH端口、GTX端口、GTY端口、GTP端口、GTZ端口和GTM端口中的至少一种。
[0012]优选地，不同电路板板卡之间的FPGA还可通过预留的基于LVDS的端口利用电缆直连。
[0013]优选地，高速交换网络的实现方式包括报文交换或者点对点直连通信。
[0014]优选地，外设接口可通过高速交换网络接入到硬件体系中，其中，外设接口包括I2C接口、UART接口、SPI接口、QSPI接口、JTAG接口和GPIO接口中的至少一种。
[0015]上述一种多模混合互连架构的多FPGA原型验证平台硬件体系结构，相对于现有技术，具体如下优点：
[0016](1)增强了平台的灵活性和可扩展性，当需要对系统进行扩容时，可以通过光纤和高速交换网络对新增部分进行连接，将新增加设备接入高速交换网络实现，而不需要对已有系统进行调整和修改；
[0017](2)由于基于GTH或其他高速收发器的高速交换网络的带宽相对基于TDM方式的LVDS端口相比，带宽增大了几百上千倍，提高了仿真性能；
[0018](3)基于TDM的LVDS端口，需要更多的FPGA引脚，因此本平台相对传统平台，在增加FPGA之间互连带宽的同时，节约了FPGA的引脚资源；
[0019](4)平台天然支持云端处理，可通过对高速交换网络的路由重构，改变FPGA之间高速通信端口的网络通信状态，实现FPGA资源和带宽资源的划分和调整。
附图说明
[0020]图1为本专利技术一实施例中提供的多FPGA硬件仿真平台体系结构示例示意图；
[0021]图2为本专利技术另一实施例中提供的多FPGA硬件仿真平台体系结构示例示意图。
具体实施方式
[0022]为了使本
的人员更好地理解本专利技术的技术方案，下面结合附图对本专利技术作进一步的详细说明。
[0023]在一个实施例中，一种多模混合互连架构的多FPGA原型验证平台硬件体系结构，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个FPGA，同一个电路板板卡内的多个FPGA利用LVDS接口进行板内直连，不同电路板板卡之间的FPGA通过高速交换网络和多路高速串行收发器连接，同一个电路板板卡内的多个FPGA通过高速交换网络和高速串行收发器进行板内非直连。
[0024]在一个实施例中，不同电路板板卡之间的FPGA通过高速交换网络和多路高速串行收发器连接，包括：
[0025]一个电路板板卡的FPGA(Field Programmable Gate Array，现场可编程门阵列)分别通过不同路高速串行收发器连接至高速交换网络，再通过不同路高速串行收发器连接至另一个电路板板卡的FPGA。
[0026]在一个实施例中，同一个电路板板卡内的多个FPGA通过高速交换网络和高速串行
收发器进行板内非直连，包括：
[0027]同一个电路板板卡的任一个FPGA通过对应高速串行收发器连接至高速交换网络，再通过其余不同路高速串行收发器连接至同一个电路板板卡的其余FPGA。
[0028]在一个实施例中，高速串行收发器包括GTH端口、GTX端口、GTY端口、GTP端口、GTZ端口和GTM端口中的至少一种。
[0029]具体地，GTH、GTX、GTY、GTP、GTZ、GTM端口：GT，Gigabyte Transceiver，G比特收发器，通常称为Serdes、高速收发器、GT等。GTH、GTX、GTY、GTP、GTZ、GTM为Xilinx各系列FPGA中，根据不同的工艺和需求所开发的不同高速串行收发器，按支持的最高线速排序为GTP<GTX<GTH<GTZ<GTY<GTM。
[0030]在一个实施例中，不同电路板板卡之间的FPGA还可通过预留的基于LVDS的端口利用电缆直连。
[0031]具体地，LVDS(Low
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【技术保护点】

【技术特征摘要】
1.一种多模混合互连架构的多FPGA原型验证平台硬件体系结构，其特征在于，包括高速交换网络、多个电路板板卡和多路高速串行收发器，每个电路板板卡内放置多个FPGA，同一个电路板板卡内的多个FPGA利用LVDS接口进行板内直连，不同电路板板卡之间的FPGA通过所述高速交换网络和所述多路高速串行收发器连接，同一个电路板板卡内的多个FPGA通过所述高速交换网络和所述高速串行收发器进行板内非直连。2.根据权利要求1所述的硬件体系结构，其特征在于，所述不同电路板板卡之间的FPGA通过所述高速交换网络和所述多路高速串行收发器连接，包括：一个电路板板卡的FPGA分别通过不同路高速串行收发器连接至所述高速交换网络，再通过不同路高速串行收发器连接至另一个电路板板卡的FPGA。3.根据权利要求2所述的硬件体系结构，其特征在于，所述同一个电路板板卡内的多个FPGA通过所述高速交换网络和所述高速串行收...

【专利技术属性】
技术研发人员：李立，
申请(专利权)人：湖南泛联新安信息科技有限公司，
类型：发明
国别省市：