一种芯片版图制造技术

本申请实施例公开了一种芯片版图，包括：位于所述芯片版图的第一区域的多个标准逻辑单元；位于所述芯片版图的第二区域的多个边界单元，所述第二区域位于所述第一区域四周，包裹所述第一区域；所述多个边界单元中至少部分边界单元复用为接触单元，所述接触单元用于给所述标准逻辑单元提供阱接触和衬底接触，以提高所述芯片版图的空间利用率，适用于芯片版图集成度越来越高的发展趋势。集成度越来越高的发展趋势。集成度越来越高的发展趋势。

【技术实现步骤摘要】
一种芯片版图


[0001]本申请涉及集成电路
，尤其涉及一种芯片版图。

技术介绍

[0002]随着集成电路的发展，SOC（系统级芯片上）上需要集成的电性元件越来越多，相应的，芯片版图上需要设置的标准逻辑单元也越来越多。因此，如何提高芯片版图的空间利用率，以适用于芯片版图集成度越来越高的发展趋势成为本领域技术人员的研究方向之一。

技术实现思路

[0003]为解决上述技术问题，本申请实施例提供了一种芯片版图，以提高芯片版图的空间利用率，从而适用于芯片版图集成度越来越高的发展趋势。
[0004]为解决上述问题，本申请实施例提供了如下技术方案：一种芯片版图，包括：位于所述芯片版图的第一区域的多个标准逻辑单元；位于所述芯片版图的第二区域的多个边界单元，所述第二区域位于所述第一区域四周，包裹所述第一区域；所述多个边界单元中至少部分边界单元复用为接触单元，所述接触单元用于给所述标准逻辑单元提供阱接触和衬底接触。
[0005]可选的，所述多个边界单元包括：在第一方向上相对设置的第一组边界单元和第二组边界单元，所述第一组边界单元和所述第二组边界单元在所述第一方向上位于所述多个标准逻辑单元两侧；在第二方向上相对设置的第三组边界单元和第四组边界单元，所述第三组边界单元和所述第四组边界单元在所述第二方向上位于所述多个标准逻辑单元两侧；所述第一方向和所述第二方向平行于所述芯片版图所在平面，所述第一方向和所述第二方向垂直；所述第一组边界单元和所述第二组边界单元中的边界单元复用为接触单元。
[0006]可选的，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸（高度）为所述标准逻辑单元尺寸（高度）的M倍，M为大于零的整数。
[0007]可选的，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸（高度）为所述标准逻辑单元尺寸（高度）的2倍。
[0008]可选的，复用为所述接触单元的边界单元包括：第一组成区域；位于所述第一组成区域，在所述第二方向上排布的第一衬底接触区域和第二衬底接触区域；位于所述第一组成区域且位于所述第一衬底接触区域和第二衬底接触区域之间的阱接触区域。
[0009]可选的，所述阱接触区域包括在所述第二方向上排布的第一有源区和第二有源
区，所述第一有源区和所述第一衬底接触区域组成一个所述标准逻辑单元的接触单元，所述第二有源区和所述第二衬底接触区域组成一个所述标准逻辑单元的接触单元。
[0010]可选的，复用为所述接触单元的边界单元还包括：在所述第一方向上位于所述第一组成区域一侧的第二组成区域，所述第二组成区域具有多个第三有源区，所述多个第三有源区在所述第二方向上排布；在所述第一方向上位于所述第一组成区域另一侧的第三组成区域，所述第三组成区域具有多个第四有源区，所述多个第四有源区在所述第二方向上排布。
[0011]可选的，复用为所述接触单元的边界单元还包括：第一电位区域，所述第一电位区域在所述芯片版图所在平面上的投影在第二方向上位于所述阱接触区域在所述芯片版图所在平面上的投影的中间区域，所述第一电位区域用于提供阱电位；第二电位区域，所述第二电位区域在所在平面上的投影在第二方向上位于所述第一衬底接触区域在所述芯片版图所在平面的投影远离所述阱接触区域在所述芯片版图所在平面上的投影一侧，所述第二电位区域用于提供衬底电位。
[0012]可选的，复用为所述接触单元的边界单元还包括：第三电位区域，所述第三电位区域在所在平面上的投影在第二方向上位于所述第二衬底接触区域在所述芯片版图所在平面的投影远离所述阱接触区域在所述芯片版图所在平面上的投影一侧，所述第三电位区域用于提供衬底电位。
[0013]可选的，所述芯片版图还包括位于所述第一区域的多个接触单元，位于所述第一区域的接触单元用于给部分所述标准逻辑单元提供阱接触和衬底接触，位于所述第一区域的多个接触单元在所述第一方向上位于所述第一区域的中间区域，在所述第二方向上与所述标准逻辑单元交错排布。
[0014]与现有技术相比，上述技术方案具有以下优点：本申请实施例所提供的技术方案中，所述多个边界单元中的至少部分边界单元复用为接触单元，用于给所述标准逻辑单元提供阱接触和衬底接触，因此，本申请实施例所提供的芯片版图中，所述多个边界单元既可以给位于所述芯片版图边界区域的标准逻辑单元提供其所需要的物理周边环境，减小位于所述芯片版图边界区域的标准逻辑单元和位于芯片版图中心区域的标准逻辑单元的性能差异，又能给各标准逻辑单元提供阱接触和衬底接触，从而可以减小所述芯片版图所需要的额外增加的接触单元的数量，进而在保证芯片版图具有用于阱接触和衬底接触的接触单元和边界单元的基础上，提高芯片版图的空间利用率，在面积不变的前提下，提高芯片版图的集成度。
附图说明
[0015]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为芯片版图中标准逻辑单元的一种布局图；图2为芯片版图中增加边界单元后，标准逻辑单元的一种布局图；
图3为芯片版图中增加边界单元和接触单元后，标准逻辑单元的一种布局图；图4为本申请一个实施例所提供的芯片版图中，标准逻辑单元、边界单元和接触单元的布局示意图；图5为本申请一个实施例所提供的芯片版图中，一个接触单元的布局示意图。
具体实施方式
[0017]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0018]在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
[0019]其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0020]需要说明的是，先进工艺下，各种版图的物理效应会严重影响标准逻辑单元的性能，因此，当标准逻辑单元所在的周边环境不同时，标准逻辑单元受到周边物理环境的影响就会不同，标准逻辑单元的性能也会不同。因此，在标准逻辑单元的时序仿真中，仿真人员会在各标准逻辑单元周围构建一个相对稳定的物理环境，以模拟标准逻辑单元在实际芯片集成电路中的周边物理情况。
[0021]如图1所示，同一个标准逻辑单元在后端集成过程中，落在位置A和位置N，其周本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片版图，其特征在于，包括：位于所述芯片版图的第一区域的多个标准逻辑单元；位于所述芯片版图的第二区域的多个边界单元，所述第二区域位于所述第一区域四周，包裹所述第一区域；所述多个边界单元中至少部分边界单元复用为接触单元，所述接触单元用于给所述标准逻辑单元提供阱接触和衬底接触。2.根据权利要求1所述的芯片版图，其特征在于，所述多个边界单元包括：在第一方向上相对设置的第一组边界单元和第二组边界单元，所述第一组边界单元和所述第二组边界单元在所述第一方向上位于所述多个标准逻辑单元两侧；在第二方向上相对设置的第三组边界单元和第四组边界单元，所述第三组边界单元和所述第四组边界单元在所述第二方向上位于所述多个标准逻辑单元两侧；所述第一方向和所述第二方向平行于所述芯片版图所在平面，所述第一方向和所述第二方向垂直；所述第一组边界单元和所述第二组边界单元中的边界单元复用为接触单元。3.根据权利要求2所述的芯片版图，其特征在于，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸为所述标准逻辑单元尺寸的M倍，M为大于零的整数。4.根据权利要求3所述的芯片版图，其特征在于，在所述第二方向上，所述第一组边界单元和所述第二组边界单元中的边界单元的尺寸为所述标准逻辑单元尺寸的2倍。5.根据权利要求2所述的芯片版图，其特征在于，复用为所述接触单元的边界单元包括：第一组成区域；位于所述第一组成区域，在所述第二方向上排布的第一衬底接触区域和第二衬底接触区域；位于所述第一组成区域且位于所述第一衬底接触区域和第二衬底接触区域之间的阱接触区域。6.根据权利要求5所述的芯片版图，其特征在于，所述阱接触区域包括在所述第二方向上排布的第一有源区和第二有源区，所述第一有源区和所述第一衬底接触区域组...

【专利技术属性】
技术研发人员：吴杨乐，张彬，李梅，
申请(专利权)人：深圳中安辰鸿技术有限公司，
类型：发明
国别省市：