封装结构和器件结构制造技术

本申请提供了封装结构和器件结构。根据本公开的封装结构包括底部衬底、位于底部衬底之上的底部互连结构、设置在底部互连结构之上并且包括金属特征的顶部互连结构、位于顶部互连结构之上的顶部衬底以及设置在顶部衬底上的保护膜。保护膜包括顶部衬底上的界面层、界面层上的至少一个偶极感应层、至少一个偶极感应层上的水分阻挡层、以及水分阻挡层上的氧化硅层。至少一个偶极感应层包括氧化铝、氧化钛或氧化锆。氧化锆。氧化锆。

【技术实现步骤摘要】
封装结构和器件结构


[0001]本公开总体涉及半导体
，更具体地涉及封装结构和器件结构。

技术介绍

[0002]集成电路(IC)产业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代的电路都比上一代更小且更复杂。在IC演进过程中，功能密度(即每芯片面积互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))已减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供益处。
[0003]多维集成芯片通常通过将多个半导体衬底(例如，半导体晶圆)彼此堆叠来形成。例如，在多维集成芯片制造工艺中，顶部晶圆可以翻转并键合到底部晶圆。在完成键合工艺之后，可以减薄顶部晶圆的半导体衬底以减小到适合所需应用的最终厚度。通常，高压应用的最终厚度大于逻辑或低压应用的最终厚度。减小的厚度还使得从顶部晶圆的背面形成穿衬底通孔(TSV，或穿硅通孔)更容易。减薄工艺和减小的厚度可能导致泄漏路径的增加。虽然现有的多维集成芯片通常足以满足其预期目的，但它们并非在所有方面都令人满意。

技术实现思路

[0004]根据一方面，提供一种封装结构，包括：底部衬底；底部互连结构，位于所述底部衬底之上；顶部互连结构，设置在所述底部互连结构之上并且包括金属特征；顶部衬底，位于所述顶部互连结构之上；以及保护膜，设置在所述顶部衬底上，其中所述保护膜包括：所述顶部衬底上的界面层，所述界面层上的至少一个偶极感应层，所述至少一个偶极感应层上的水分阻挡层，以及所述水分阻挡层之上的氧化硅层，其中，所述至少一个偶极感应层包括氧化铝、氧化钛或氧化锆。
[0005]根据本申请的另一方面，提供一种器件结构，包括：顶部互连结构；顶部衬底，设置在所述顶部互连结构上；以及保护膜，设置在所述顶部衬底上，其中所述保护膜包括：至少一个偶极感应层，以及所述至少一个偶极感应层上的水分阻挡层，其中，所述至少一个偶极感应层包括大于0.4V的平带电压偏移，其中，所述水分阻挡层包括氧化钽。
[0006]根据本申请的另一方面，提供一种器件结构，包括：顶部互连结构，包括接触特征；顶部衬底，设置在所述顶部互连结构上并且包括隔离特征；保护膜，设置在所述顶部衬底上，其中所述保护膜包括：界面层，设置在所述界面层之上的至少一个偶极感应层，所述至少一个偶极感应层上的水分阻挡层，以及顶部氧化物层；通孔，延伸穿过所述保护膜、所述顶部衬底、所述隔离特征、所述顶部互连结构的一部分以接触所述接触特征；以及通孔衬垫，设置在所述通孔和所述保护膜之间，其中，所述通孔与所述隔离特征和所述接触特征直接接触。
附图说明
[0007]当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理
解本公开。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的，而是仅用于图示目的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
[0008]图1是示出根据本公开的各个方面的形成包括第一晶圆和第二晶圆的封装结构的方法的实施例的流程图。
[0009]图2
‑
图14是根据本公开的各个方面的经历图1中的方法的操作的第一晶圆、第二晶圆或堆叠晶圆的局部剖视图。
[0010]图15
‑
图20示意性地示出了根据本公开的各个方面的各种替代实施例。
具体实施方式
[0011]下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各个实施例和/或配置之间的关系。
[0012]为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中示出的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
[0013]此外，当用“约”、“近似”等描述数字或数字范围时，该术语旨在涵盖在合理范围内的数字，这是考虑到如本领域普通技术人员所理解的在制造期间固有地出现的变化。例如，数字或数字范围涵盖包括所描述的数字的合理范围，例如，基于与制造具有与数字相关联的特性的特征相关联的已知制造容差，在所描述的数字的+/
‑
10％内。例如，具有“约5nm”的厚度的材料层可以涵盖从4.25nm到5.75nm的尺寸范围，其中与沉积材料层相关联的制造容差对本领域普通技术人员已知为+/
‑
15％。更进一步，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各个实施例和/或配置之间的关系。
[0014]多维集成芯片通常通过将多个半导体衬底(例如，半导体晶圆)彼此堆叠来形成。例如，在多维集成芯片制造工艺中，顶部晶圆可以翻转并键合到底部晶圆以实现晶圆到晶圆的通信。在完成键合工艺之后，可以减薄顶部晶圆的半导体衬底以减小到适合所需应用的最终厚度。通常，高压应用的最终厚度大于逻辑或低压应用的最终厚度。减小的厚度还使得从顶部晶圆的背面形成穿衬底通孔(TSV，或穿硅通孔)更容易。减薄工艺可以在衬底表面上引入悬空键。悬空键和减小的厚度可能导致泄漏路径的增加。
[0015]本公开提供了一种防泄漏结构，其包括由氧化铝、氧化钛或氧化锆形成的一个或多个层。防泄漏结构可以提供较强的内置负固定电荷，以改善泄漏保护。此外，本公开的防泄漏结构可以具有较小的厚度来实现令人满意的泄漏保护。防泄漏结构的小厚度可以减少循环时间和生产成本。
[0016]现在将参考附图更详细地描述本公开的各个方面。在这方面，图1是示出根据本公开的各个方面的形成包括第一晶圆和第二晶圆的封装结构的方法100的流程图。方法100仅仅是示例，而不旨在将本公开限制为在方法100中明确图示的内容。可以在方法100之前、期间和之后提供额外的步骤，并且针对该方法的额外实施例可以替换、消除或移动所描述的一些步骤。为了简单起见，本文并未详细描述所有步骤。下面结合图2
‑
图14描述方法100，图2
‑
图14是根据方法100的各个实施例在不同制造阶段的第一晶圆、第二晶圆或晶圆堆叠的局部剖视图。为避免疑虑，图2
‑
图14中的X、Y和Z方向使用一致且相互垂直。在整个本公开中，除非另有明确说明，相似的参考标号表示相似的特征。
[0017]参考图1、图2和图3，方法100包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装结构，包括：底部衬底；底部互连结构，位于所述底部衬底之上；顶部互连结构，设置在所述底部互连结构之上并且包括金属特征；顶部衬底，位于所述顶部互连结构之上；以及保护膜，设置在所述顶部衬底上，其中所述保护膜包括：所述顶部衬底上的界面层，所述界面层上的至少一个偶极感应层，所述至少一个偶极感应层上的水分阻挡层，以及所述水分阻挡层之上的氧化硅层，其中，所述至少一个偶极感应层包括氧化铝、氧化钛或氧化锆。2.如权利要求1所述的封装结构，其中，所述至少一个偶极感应层包括第一层和设置在所述第一层之上的第二层，其中，所述第一层的成分不同于所述第二层的成分。3.如权利要求2所述的封装结构，其中，所述第一层与所述第二层的总厚度在与之间。4.如权利要求1所述的封装结构，其中，所述水分阻挡层包括氧化钽、氮化硅、氮化铝、掺杂氧的氮化铝、或氮化硼。5.如权利要求1所述的封装结构，其中，所述界面层包括氧化硅。6.如权利要求1所述的封装结构，还包括：背面穿衬底通孔BTSV，延伸穿过所述保护膜、所述顶部衬底和所述顶部互连结构的一部分以接触所述金属特征。7.如权利要求6所述的封装结构，其中，所述BTSV通过第一衬垫和第二衬垫与所述...

【专利技术属性】
技术研发人员：庄学理，黄文铎，吴伟成，李静宜，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：