半导体结构及其制备方法技术

本公开涉及一种半导体结构及其制备方法，半导体结构包括衬底和第一位线立柱；第一位线立柱位于衬底上，其包括沿衬底的厚度方向依次叠置的第一介电层、第一绝缘层及第一接触层，第一绝缘层与衬底相邻；其中，第一绝缘层具有第一预设厚度，且第一预设厚度关联于第一介电层、第一绝缘层及第一接触层的厚度和；第一绝缘层的顶面沿第一方向的长度与第一绝缘层的底面沿第一方向的长度比为第一目标值；第一方向、第一绝缘层的顶面和底面均与厚度方向垂直；以改善位线立柱的垂直程度，并减小寄生电容，提升存储结构的整体性能。提升存储结构的整体性能。提升存储结构的整体性能。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本公开涉及半导体
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]DRAM（Dynamic Random Access Memory，动态随机存取存储器），具有集成度高、功耗低、价格便宜等优点，所以在大容量存储器中普遍采用。
[0003]然而，随着半导体的高度集成以及摩尔定律向10nm至20nm之间级别的演进，要求有源区的排布更加密集，存储单元的尺寸越来越小，尤其是在关键尺寸小于15nm的DRAM制造过程中，减小位线之间的寄生电容变得越来越困难。因此，亟需一种半导体结构及其制备方法，在半导体尺寸收缩的同时减小寄生电容，以提高存储器件的性能。

技术实现思路

[0004]基于此，本公开提供一种半导体结构及其制备方法，能够减小位线间的寄生电容，进而提高半导体器件的整体性能。
[0005]根据本公开的各种实施例，一方面提供一种半导体结构，包括衬底和第一位线立柱；第一位线立柱位于衬底上，其包括沿衬底的厚度方向依次叠置的第一介电层、第一绝缘层及第一接触层，第一绝缘层与衬底相邻；其中，第一绝缘层具有第一预设厚度，且第一预设厚度关联于第一介电层、第一绝缘层及第一接触层的厚度和；第一绝缘层的顶面沿第一方向的长度与第一绝缘层的底面沿第一方向的长度比为第一目标值；第一方向、第一绝缘层的顶面和底面均与厚度方向垂直。
[0006]于上述实施例中的半导体结构中，第一位线立柱中的第一绝缘层具有第一预设厚度，且第一预设厚度与第一介电层、第一绝缘层及第一接触层的厚度和相关，即当第一介电层、第一绝缘层及第一接触层的厚度和不变时，通过增大第一介电层和第一接触层的厚度，能够使得第一预设厚度减小。在相关技术中，由于多层结构层叠的复杂性以及刻蚀工艺精度的限制，会导致在刻蚀形成第一位线立柱时，使得第一位线立柱中越靠近衬底的部分层结构，其侧壁刻蚀越不完全，因此，会导致第一绝缘层的侧壁并不能够完全垂直于第一方向，即水平方向；且由于靠近衬底的部分刻蚀不完全，会使得第一绝缘层的底面沿第一方向的长度远大于其顶面沿第一方向的长度，以致第一绝缘层的底面以及靠近底面的位置沿第一方向的尺寸较大，占据了第一位线立柱侧壁方向的空间，使其与相邻的位线立柱之间的距离在靠近衬底的部分变得较小，增大了寄生电容，影响了器件的整体性能。本公开通过控制第一绝缘层的厚度，即第一预设厚度，来控制第一绝缘层侧壁的垂直程度，当第一预设厚度在第一介电层、第一绝缘层及第一接触层的厚度和中占据的比例更小时，第一绝缘层的侧壁更容易垂直于第一方向，同时第一绝缘层的顶面沿第一方向的长度与其底面沿第一方向的长度的差值更小，长度比被控制在第一目标值，第一位线立柱的垂直程度更好、性能更优。另外，第一绝缘层的垂直程度更好，也能够为第一绝缘层的侧壁方向留出更多的空间，使得第一位线立柱与其相邻的位线立柱之间的间距增大，进而减小寄生电容，进一步提升
存储结构的整体性能。
[0007]在其中一些实施例中，第一预设厚度与第一介电层的厚度、第一接触层的厚度均成负相关；其中，第一预设厚度的范围为[1/6T，1/4T]；其中，T为第一介电层、第一绝缘层及第一接触层的厚度和。
[0008]在其中一些实施例中，第一预设厚度的范围为[3nm，10nm]。
[0009]在其中一些实施例中，第一目标值的范围为[0.8，1]。
[0010]在其中一些实施例中，半导体结构还包括第一位线侧墙，其位于第一位线立柱的外侧壁上，第一位线侧墙沿第一方向的长度关联于第一绝缘层的底面沿第一方向的长度。
[0011]在其中一些实施例中，第一位线侧墙沿第一方向的长度与第一绝缘层的底面沿第一方向的长度成负相关。
[0012]在其中一些实施例中，衬底内包括沿第一方向交替排布的有源区和隔离结构，且衬底包括沿第一方向交替排布的凹槽及凸出部，第一位线立柱位于凸出部的顶面，且与其正下方的隔离结构连接；半导体结构还包括第二位线立柱，其部分位于凹槽内且与凹槽暴露的有源区连接。
[0013]在其中一些实施例中，第一位线立柱还包括沿衬底的厚度方向依次叠置的第一阻挡层、第一导电层及第一位线盖层，第一接触层与第一阻挡层相邻；其中，第一位线盖层的厚度范围为[10nm，30nm]。
[0014]在其中一些实施例中，第二位线立柱包括沿厚度方向依次叠置的位线插塞、第二阻挡层、第二导电层及第二位线盖层；其中，位线插塞与凹槽暴露的有源区连接，第二位线盖层的厚度范围为[10nm，30nm]。
[0015]本公开的另一方面还提供一种半导体结构的制备方法，包括：提供衬底；于衬底上形成第一位线立柱，第一位线立柱包括沿衬底的厚度方向依次叠置的第一介电层、第一绝缘层及第一接触层，第一绝缘层与衬底相邻；其中，第一绝缘层具有第一预设厚度，且第一预设厚度关联于第一介电层、第一绝缘层及第一接触层的厚度和；第一绝缘层的顶面沿第一方向的长度与第一绝缘层的底面沿第一方向的长度比具有第一目标值；第一方向、第一绝缘层的顶面和底面均与厚度方向垂直。
[0016]于上述实施例中的半导体结构的制备方法中，通过于沿衬底的厚度方向形成依次叠置的第一介电层、第一绝缘层及第一接触层，且将第一预设厚度设置为关联于第一介电层、第一绝缘层及第一接触层的厚度和、第一绝缘层的顶面沿第一方向的长度与第一绝缘层的底面沿第一方向的长度比具有第一目标值，能够使得第一绝缘层的侧壁与衬底表面的夹角更接近于90
°
，并且能够增大第一位线立柱与相邻位线立柱之间的空间，以减小寄生电容。本公开克服了相关技术中第一绝缘层的侧壁并不能够完全垂直于第一方向且第一位线立柱与相邻的位线立柱之间的距离在靠近衬底的部分较小的问题，通过控制第一绝缘层的厚度，即第一预设厚度，来控制第一绝缘层侧壁的垂直程度，当第一预设厚度在第一介电层、第一绝缘层及第一接触层的厚度和中占据的比例更小时，第一绝缘层的侧壁更容易垂直于第一方向，同时第一绝缘层的顶面沿第一方向的长度与其底面沿第一方向的长度的比值被控制在第一目标值，第一位线立柱的垂直程度更好、性能更优；还使得第一位线立柱与其相邻的位线立柱之间的间距增大，进而减小寄生电容以提高器件性能。
[0017]在其中一些实施例中，衬底内包括沿第一方向交替排布的有源区和隔离结构，且
衬底包括沿第一方向交替排布的凹槽及凸出部，第一介电层位于凸出部上，第一位线立柱位于凸出部的顶面，且与其正下方的隔离结构连接；形成第一位线立柱，包括：于衬底上依次形成沿厚度方向叠置的绝缘材料层、插塞材料层、阻挡材料层、导电材料层及盖层材料层，绝缘材料层位于凸出部上的第一介电层上，插塞材料层至少填满凹槽；刻蚀导电材料层及盖层材料层，以形成沿厚度方向依次叠置的第一导电层及第一位线盖层；刻蚀绝缘材料层、插塞材料层及阻挡材料层，以形成第一位线立柱，第一位线立柱包括沿厚度方向依次叠置的第一介电层、第一绝缘层、第一接触层、第一阻挡层、第一导电层及第一位线盖层。
[0018]在其中一些实施例中，形成第一绝缘层、第一接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；第一位线立柱，位于所述衬底上，其包括沿所述衬底的厚度方向依次叠置的第一介电层、第一绝缘层及第一接触层，所述第一绝缘层与所述衬底相邻；其中，所述第一绝缘层具有第一预设厚度，且所述第一预设厚度关联于所述第一介电层、所述第一绝缘层及所述第一接触层的厚度和；所述第一绝缘层的顶面沿第一方向的长度与所述第一绝缘层的底面沿所述第一方向的长度比为第一目标值；所述第一方向、所述第一绝缘层的顶面和底面均与所述厚度方向垂直。2.根据权利要求1所述的半导体结构，其特征在于，所述第一预设厚度与所述第一介电层的厚度、所述第一接触层的厚度均成负相关；其中，所述第一预设厚度的范围为[1/6T，1/4T]；其中，T为所述第一介电层、所述第一绝缘层及所述第一接触层的厚度和。3.根据权利要求2所述的半导体结构，其特征在于，包括如下特征中至少一个：所述第一预设厚度的范围为[3nm，10nm]；所述第一目标值的范围为[0.8，1]。4.根据权利要求1
‑
3任一项所述的半导体结构，其特征在于，还包括：第一位线侧墙，位于所述第一位线立柱的外侧壁上，所述第一位线侧墙沿所述第一方向的长度关联于所述第一绝缘层的底面沿所述第一方向的长度。5.根据权利要求4所述的半导体结构，其特征在于，所述第一位线侧墙沿所述第一方向的长度与所述第一绝缘层的底面沿所述第一方向的长度成负相关。6.根据权利要求1
‑
3任一项所述的半导体结构，其特征在于，所述衬底内包括沿所述第一方向交替排布的有源区和隔离结构，且所述衬底包括沿所述第一方向交替排布的凹槽及凸出部，所述第一位线立柱位于所述凸出部的顶面，且与其正下方的所述隔离结构连接；所述半导体结构还包括：第二位线立柱，部分位于所述凹槽内且与所述凹槽暴露的有源区连接。7.根据权利要求1
‑
3任一项所述的半导体结构，其特征在于，所述第一位线立柱还包括沿所述衬底的厚度方向依次叠置的第一阻挡层、第一导电层及第一位线盖层，所述第一接触层与所述第一阻挡层相邻；其中，所述第一位线盖层的厚度范围为[10nm，30nm]。8.根据权利要求6所述的半导体结构，其特征在于，所述第二位线立柱包括沿所述厚度方向依次叠置的位线插塞、第二阻挡层、第二导电层及第二位线盖层；其中，所述位线插塞与所述凹槽暴露的有源区连接，所述第二位线盖层的厚度范围为[10nm，30nm]。9.一种半导体结构的制备方法，其特征在于，包括：提供衬底；于所述衬底上形成第一位线立柱，所述第一位线立柱包括沿所述衬底的厚度方向依次叠置的第一介电层、第一绝缘层及第一接触层，所述第一绝缘层与所述衬底相邻；其中，所述第一绝缘层具有第一预设厚度，且所述第一预设厚度关联于所述第一介电层、所述第一绝缘层及所述第一接触层的厚度和；所述第一绝缘层的顶面沿第一方向的长度与所述第一绝缘层的底面沿所述第一方向的长度比具有第一目标值；所述第一方向、所述第一绝缘层的顶面和底面均与所述厚度方向垂直。10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述衬底内包括沿第
一方向交替排布的有源区和隔离结构，且所述衬底包括沿所述第一方向交替排布的凹槽...

【专利技术属性】
技术研发人员：于业笑，马宏，刘忠明，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：