驱动控制电路及存储器制造技术

本公开提供一种驱动控制电路及存储器。该驱动控制电路包括：第一存储体组驱动信号产生电路，输出的第一存储体组读出驱动信号包括基于读修改写操作产生的第一脉冲和基于第二次正常读操作产生的第二脉冲，读修改写操作和第二次正常读操作的目标操作存储体组均为存储器中的第一存储体组，第一次正常读操作的目标操作存储体组为存储器中的第二存储体组；第一驱动阻止反相信号产生电路，输出的第一驱动阻止反相信号用于阻止第一存储体组读出驱动信号在读修改写操作期间和第一次正常读操作期间将第一存储体组的数据传输至存储器的读写总线，并在第二次正常读操作期间失效以通过第一存储体组读出驱动信号将第一存储体组的数据传输至该读写总线。据传输至该读写总线。据传输至该读写总线。

【技术实现步骤摘要】
驱动控制电路及存储器


[0001]本公开涉及集成电路控制
，具体而言，涉及一种驱动控制电路及存储器。

技术介绍

[0002]相关技术中，当写命令（用WR_CMD表示）为部分写命令时，会产生读修改写（Read
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Modify
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Write，RMW）操作。当部分写命令访问的存储体组（Bank Group，BG）与下一次正常读命令（表示为RD_CMD）访问的存储体组不同时，可能导致在读修改写操作期间的非正常读操作打开存储器的读写总线，而实际上在读修改写操作期间是不需要将访问的存储体组上读取的数据从读写总线读出的。

技术实现思路

[0003]本公开实施例提供了一种驱动控制电路，包括：第一存储体组驱动信号产生电路，其输出端输出第一存储体组读出驱动信号，所述第一存储体组读出驱动信号包括基于读修改写操作产生第一脉冲和基于第二次正常读操作产生的第二脉冲，所述第二次正常读操作为所述读修改写操作后的第一次正常读操作之后的操作，所述读修改写操作和所述第二次正常读操作的目标操作存储体组均为存储器中的第一存储体组，所述第一次正常读操作的目标操作存储体组为所述存储器中的第二存储体组；第一驱动阻止反相信号产生电路，其输出端输出的第一驱动阻止反相信号用于阻止所述第一存储体组读出驱动信号在所述读修改写操作期间和所述第一次正常读操作期间将所述第一存储体组的数据传输至所述存储器的读写总线，并在所述第二次正常读操作期间失效，以通过所述第一存储体组读出驱动信号将所述第一存储体组的数据传输至所述读写总线。
[0004]本公开实施例还提供了一种存储器，包括本公开任一实施例中的驱动控制电路。
附图说明
[0005]图1是相关技术中的驱动控制电路的时序示意图。
[0006]图2是本公开一示例性实施例的驱动控制电路的组成结构示意图。
[0007]图3是本公开另一示例性实施例的驱动控制电路的组成结构示意图。
[0008]图4是本公开一示例性实施例的第一初始读出驱动信号产生电路的组成结构示意图。
[0009]图5是本公开一示例性实施例的读写控制信号产生电路的组成结构示意图。
[0010]图6是本公开一示例性实施例的第一存储体组的读写总线驱动器的组成结构示意图。
[0011]图7是本公开又一示例性实施例的驱动控制电路的组成结构示意图。
[0012]图8是本公开一示例性实施例的驱动控制电路的驱动控制时序示意图。
[0013]图9是本公开一示例性实施例的存储器的组成结构示意图。
具体实施方式
[0014]附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。下面结合附图对本公开实施方式提供的存储器进行详细说明。
[0015]相关技术中，写命令WR_CMD可以分为两种，一种是全写（JUST WRITE），另一种是部分写（PARTIAL WRITE）。部分写可以表示写入到存储器的存储阵列中的数据不够所需的位数（例如，所需位数假设为128位（bits），但本公开并不限定于此，仅用于举例说明）。但若存储器的错误校正码（Error Correcting Code，ECC）校验必须需要128位数据才能生成8位校验码，则此时需要先进行读操作，从存储阵列中读出128位的数据，然后通过待写入到存储阵列中的数据（不够128位）对该读出的128位的数据进行修改，然后将修改后得到的128位数据写入到存储阵列中，如此，形成RMW的操作过程。例如，以下几种情形可能产生RMW操作：数据掩码（Data Mask，DM）/只使用了存储器的部分DQ（数据信号）口（例如，8个DQ口只使用了4个DQ口，可以表示为X4）/OTF。其中OTF是一种突发类型（burst type），其可读取或写入其中一部分数据，例如对于BL（Burst Length，突发长度）32 OTF而言，可以表示BL16 in BL32 OTF，即在突发类型为OTF时，BL32作BL16使用。再例如，还可以包括BC（burst chop，突发突变）8 OTF。RMW操作中读写会共享存储器的读写总线，一旦读出来的数据被释放到共享的存储器的读写总线上，有可能将即将写进来的数据覆盖掉，即使不会覆盖，也会让共享的存储器的读写总线有数据状态翻转（toggle），产生额外的功耗。
[0016]图1是相关技术中的驱动控制电路的时序示意图。半导体行业协会（Joint Electron Device Engineering Council，JEDEC）的规范中规定了对于存储器而言，当前写命令WR_CMD和下一次读命令RD_CMD之间的时间间隔。例如，如图1所示，对于某些型号的存储器而言，在当前写命令WR_CMD访问的存储体组和下一次读命令RD_CMD访问的存储体组不同的情况下，该写命令和下一次读命令之间的时间间隔用tCCD_S_WTR表示，这里的S是short的简写，WTR是Write to Read的简写，例如tCCD_S_WTR为2.5ns（纳秒）。在当前写命令WR_CMD访问的存储体组和下一次读命令RD_CMD访问的存储体组相同的情况下，该写命令和下一次读命令之间的时间间隔用tCCD_L_WTR表示，这里的L是long的简写，例如tCCD_L_WTR为10ns。可以理解的是，这里的2.5ns和10ns仅用于举例说明，本公开并不限定于此，对于不同型号的存储器，所规定的时间间隔可以有所不同，但均满足tCCD_L_WTR大于tCCD_S_WTR。
[0017]在图1中，假设存储器控制器当前发出的写命令WR_CMD是部分写命令（即图1中WR_CMD中的2T长度的高电平脉冲，T为一个基本时钟周期（tCK，例如可以取值为0.625ns）的长度），且该部分写命令与该存储器控制器发送的下一次读命令RD_CMD访问存储器中的不同存储体组BG，因此，该部分写命令和下一次读命令之间的时间间隔为tCCD_S_WTR，即4tCK。图1中的部分写命令会产生RMW操作，该RMW操作中包括非正常读操作。所谓的非正常读操作是指不是由存储器控制器发出的读命令引起的读操作，且该读操作不需要通过存储器的读写总线将数据读出，与此对应的，正常读操作是指由存储器控制器发出的读命令引起的读操作，且该读操作需要通过存储器的读写总线将数据读出。为了避免将RMW操作引起的非正常读操作读出的数据通过数据总线读出，可以产生一个驱动阻止信号（DRV_BLOCK）来阻止在RMW操作期间，将该部分写命令访问的存储体组（例如假设为BGA，为了区分，称之为第一存储体组）中读出的数据通过数据总线读出。图1实施例中假设采用低电平有效的驱动阻止
反相信号（用DRV_BLOCKB表示），来阻止在RMW操作期间将BGA中读出的数据通过数据总线读出，由此避免复写RMW待写入的数据，或者让存储器的读写总线翻转产生多余的功耗。其中，DRV_BLOCKB和DRV_BLOCK互为反相信号。
[0018]图1中，BUSDRV信号和BUSDR本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动控制电路，其特征在于，包括：第一存储体组驱动信号产生电路，其输出端输出第一存储体组读出驱动信号，所述第一存储体组读出驱动信号包括基于读修改写操作产生的第一脉冲和基于第二次正常读操作产生的第二脉冲，所述第二次正常读操作为所述读修改写操作后的第一次正常读操作之后的操作，所述读修改写操作和所述第二次正常读操作的目标操作存储体组均为存储器中的第一存储体组，所述第一次正常读操作的目标操作存储体组为所述存储器中的第二存储体组；第一驱动阻止反相信号产生电路，其输出端输出的第一驱动阻止反相信号用于阻止所述第一存储体组读出驱动信号在所述读修改写操作期间和所述第一次正常读操作期间将所述第一存储体组的数据传输至所述存储器的读写总线，并在所述第二次正常读操作期间失效，以通过所述第一存储体组读出驱动信号将所述第一存储体组的数据传输至所述读写总线。2.如权利要求1所述的驱动控制电路，其特征在于，所述第一驱动阻止反相信号产生电路还包括第一输入端、第二输入端和第三输入端，其分别用于接收读命令、写命令和第一存储体组使能信号，其输出端用于输出根据所述读命令、所述写命令和所述第一存储体组使能信号生成的所述第一驱动阻止反相信号；其中所述写命令在所述读修改写操作期间产生第五脉冲，所述读命令在所述第一次正常读操作期间产生第六脉冲，在所述第二次正常读操作期间产生第七脉冲。3.如权利要求2所述的驱动控制电路，其特征在于，所述第一驱动阻止反相信号产生电路包括：第一与非门，其第一输入端连接所述第一驱动阻止反相信号产生电路的第一输入端以接收所述读命令，其第二输入端连接所述第一驱动阻止反相信号产生电路的第三输入端以接收所述第一存储体组使能信号，其输出端输出根据所述读命令和所述第一存储体组使能信号生成的第一存储体组读信号；第二与非门，其第一输入端连接所述第一驱动阻止反相信号产生电路的第二输入端以接收所述写命令，其第二输入端连接所述第一驱动阻止反相信号产生电路的第三输入端以接收所述第一存储体组使能信号，其输出端输出根据所述写命令和所述第一存储体组使能信号生成的第一存储体组辅助读信号；第一RS触发器，其第一设置输入端连接所述第一与非门的输出端以接收所述第一存储体组读信号，其第二重置输入端连接所述第二与非门的输出端以接收所述第一存储体组辅助读信号，其第一输出端输出所述第一驱动阻止反相信号。4.如权利要求1所述的驱动控制电路，其特征在于，所述第一存储体组驱动信号产生电路包括：串...

【专利技术属性】
技术研发人员：王子健，黄泽群，张婷婷，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：