半导体器件制造技术

本实用新型专利技术公开了半导体器件，半导体器件包括衬底、多条字线、电介质层以及多条位线。衬底包括有源结构与浅沟渠隔离，字线埋设在衬底内并分别与有源结构、浅沟渠隔离交错。电介质层设置在衬底上，覆盖字线的顶面。位线朝着第一方向延伸在衬底上，其中，位线包括同时重叠于有源结构与浅沟渠隔离、且底面仅物理性接触电介质层的至少一第一位线，与下方设置穿过电介质层并直接接触有源结构的多个位线插塞的多条第二位线。通过设置第一位线作为虚设位线，以在光刻制作工艺进行时维持整体相同的光通量，并提升半导体器件的制作良率。并提升半导体器件的制作良率。并提升半导体器件的制作良率。

【技术实现步骤摘要】
半导体器件


[0001]本技术是关于一种半导体器件，特别是一种包括有源结构及浅沟渠隔离的半导体器件。

技术介绍

[0002]随着各种电子产品朝小型化发展之趋势，半导体器件的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic random access memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，已逐渐取代仅具备平面闸极结构的动态随机存取存储器。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自字线(word line,WL)及位线(bit line,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储器件的效能及可靠度。

技术实现思路

[0003]本技术之一目的在于提供一种半导体器件，其是在不增加额外操作步骤的前提下，同步形成位线与虚设位线，进而可在光刻制作工艺进行时维持整体相同的光通量，有利于提升半导体器件的制作良率。如此，可形成组件可靠度较佳的半导体器件，有效改善因组件密度持续提升而可能衍生的结构缺陷。
[0004]为达上述目的，本技术的一实施例提供一种半导体器件，包括衬底、多条字线、电介质层以及多条位线。所述衬底包括有源结构与浅沟渠隔离，所述字线埋设在所述衬底内并分别与所述有源结构、所述浅沟渠隔离交错。所述电介质层设置在所述衬底上，覆盖所述字线的顶面。所述位线朝着第一方向延伸在所述衬底上，其中，所述位线包括至少一第一位线同时重叠于所述有源结构与所述浅沟渠隔离，所述第一位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构，与设置在所述第一位线一侧的多条第二位线，其下方设置有穿过所述电介质层并直接接触所述有源结构的多个位线插塞。
附图说明
[0005]所附图示提供对于本技术实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0006]图1至图3所绘示为根据本技术第一实施例中半导体器件的示意图，其中：
[0007]图1为第一实施例中半导体器件的俯视示意图；
[0008]图2为图1沿着切线A
‑
A
’
的剖面示意图；以及
[0009]图3为图1沿着切线B
‑
B
’
的剖面示意图。
[0010]图4至图7所绘示为根据本技术第二实施例中半导体器件的示意图，其中：
[0011]图4为第二实施例中半导体器件的俯视示意图；
[0012]图5为图4沿着切线A
‑
A
’
的剖面示意图；
[0013]图6为图4沿着切线B
‑
B
’
的剖面示意图；以及
[0014]图7为图4沿着切线C
‑
C
’
的剖面示意图。
[0015]图8至图9所绘示为根据本技术第三实施例中半导体器件的示意图，其中：
[0016]图8为第三实施例中半导体器件的俯视示意图；以及
[0017]图9为图8沿着切线D
‑
D
’
的剖面示意图。
[0018]其中，附图标记说明如下：
[0019]100、300、500半导体器件
[0020]110衬底
[0021]120浅沟渠隔离
[0022]130有源结构
[0023]131第一有源片段
[0024]133第二有源片段
[0025]135第三有源片段
[0026]135a第一侧边
[0027]135b第二侧边
[0028]140闸极结构
[0029]141沟渠
[0030]142电介质层
[0031]143闸极电介质层
[0032]144闸极
[0033]145盖层
[0034]150电介质层
[0035]160、360位线
[0036]160a、360a位线插塞
[0037]161、361第一位线
[0038]162半导体层
[0039]163、363第二位线
[0040]164阻障层
[0041]166导电层
[0042]168盖层
[0043]180、580间隙壁结构
[0044]181、581第一间隙壁
[0045]183、583第二间隙壁
[0046]185、585第三间隙壁
[0047]365、565第三位线
[0048]560a位线插塞
[0049]570存储节点插塞
[0050]D1第一方向
[0051]D2第二方向
[0052]D3第三方向
[0053]P1第一间距
[0054]P2第二间距
[0055]P31第一间距
[0056]P32第二间距
[0057]S1间隔距离
[0058]W1第一线宽
[0059]W2第二线宽
[0060]W31第一线宽
[0061]W32第二线宽
[0062]W33第三线宽
具体实施方式
[0063]为使熟习本技术所属
之一般技艺者能更进一步了解本技术，下文特列举本技术之较佳实施例，并配合所附图示，详细说明本技术的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本技术的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
[0064]请先参照图1至图3，示例性示出了本技术第一实施例中半导体器件100的示意图，其中，图1为半导体器件100的俯视示意图，而图2与图3则为半导体器件100在不同切线上的剖面示意图。半导体器件100例如包括衬底110，例如是硅衬底、含硅衬底(如SiC、SiGe)或绝缘上覆硅(silicon
‑
on
‑
insulator,SOI)衬底等，衬底110内设置至少一浅沟渠隔离(shallow trench isolation,STI)120，以在衬底110上定义出有源结构(active structure)130，也就是说，浅沟渠隔离120环绕着有源结构130而设置在有源结构130的外侧。
[0065]如图1所示，有源结构130包括多个第一有源片段131、多个第二有源片段133本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，包括有源结构与浅沟渠隔离；多条字线，埋设在所述衬底内并分别与所述有源结构、所述浅沟渠隔离交错；电介质层，设置在所述衬底上，覆盖所述字线的顶面；以及多条位线，朝着第一方向延伸在所述衬底上，其中，所述位线包括至少一第一位线与设置在所述第一位线一侧的多条第二位线，所述第一位线同时重叠于所述有源结构与所述浅沟渠隔离，所述第一位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构，各所述第二位线下方设置有穿过所述电介质层并直接接触所述有源结构的多个位线插塞。2.根据权利要求1所述的半导体器件，其特征在于，所述第一位线具有第一线宽，各所述第二位线具有第二线宽，所述第一线宽大于所述第二线宽。3.根据权利要求2所述的半导体器件，其特征在于，所述第一线宽大于各所述第二位线之间的间距。4.根据权利要求1所述的半导体器件，其特征在于，所述有源结构包括多个第一有源片段、多个第二有源片段以及第三有源片段，所述第一有源片段以及所述第二有源片段相互平行、分隔地朝着第二方向延伸，所有的所述第二有源片段直接接触所述第三有源片段。5.根据权利要求4所述的半导体器件，其特征在于，所述第一位线同时重叠且...

【专利技术属性】
技术研发人员：颜逸飞，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：