一种类AHB总线及其实现方法技术

本发明专利技术披露了一种类ＡＨＢ总线及其总线信号处理方法。该类ＡＨＢ总线包括至少一个主模块端、至少一个从模块端、总线仲裁器和读数据多路器以及读数据总线连接线，其特征在于还包括：地址和写数据多路器，对主模块端和从模块端之间的地址和写数据信号在总线仲裁器的控制下进行选通；地址和写数据所复用的总线连接线，对主模块端和从模块端与地址和写数据多路器进行连接，所述地址和写数据信号在选通和传递时对该连接线进行复用。本发明专利技术有效实现了地址和写数据的复用，简化了片内总线的互连难度，在对带宽要求不高的片内互连产品有较强的实用性。

【技术实现步骤摘要】

本专利技术涉及一种总线及其方法，尤其涉及一种类AHB总线及其实 现方法。
技术介绍
随着SOC技术的发展， 一颗芯片内集成的功能模块越来越多。而 各个模块对于存储器的访问要求也越来越高，因此片内内存的访问总 线在芯片架构中显得非常重要。 一定程度上说，片内内存的访问总线是 决定后续其他设计的基础。目前很多芯片设计采用AMBA芯片内总线协议中的AHB协议。但对 于32位总线的芯片来说， 一般设计会采用AHB或者AHBJJTE协议作为 片内互连总线协议，这存在一定问题，主要体现在以下两个方面其一，由于AHB协议需要地址，读数据，写数据各32位(共96bit)， 以及其他一些控制信号，从而导致芯片内总线总裁模块上星型连接的 线太多，给后端布线带来一定的困难。其二，AHB协议中，地址线(Haddr)会随着每一个Hready的有效^f直 更改为下一个地址，这在实际中基本是没有任何用处的。因为从模块端 为了实现流水线访问机制，会实现自动计算下一个地址，而不是从地址 总线上去获得下一个地址。因此，如何减少片内总线数并充分利用流水线访问机制，成为优化 AHB协议所需解决的问题。
技术实现思路
有鉴于此，本专利技术着眼于减少片内总线数量并充分利用流水线访 问机制以优化AHB协议，提供了一种全新的类AHB总线及其信号处理方法o根据本专利技术的第一方面，提供了一种类AHB总线。该类AHB总线包括至少一个主模块端、至少一个从模块端、总线仲裁器和读数据多路器以及读数据总线连接线，其特征在于还包括地址和写数据多路器，对主模块端和从模块端之间的地址和写数 据信号在总线仲裁器的控制下进行选通；和地址和写数据所复用的总线连接线，对主模块端和从模块端与地址 和写数据多路器进行连接，所述地址和写数据信号在选通和传递时对该连接线进行复用。优选地，所述地址和写数据信号对连接线的复用具体为当一次写数据请求开始时，地址和写数据多路器对主模块端和从 模块端的地址和写数据所复用的总线连接线进行选通，所述地址和写 数据所复用的总线连接线在该次写数据请求的第 一 个周期内给出此次 传输的起始地址；此次传输请求余下的时钟周期内，根据连接线提前一个时钟周期 给出的写数据地址进行写数据橾作，直到此次传输请求结束。根据本专利技术的第二方面，提供了一种类AHB总线信号处理方法。 该方法包括以下步骤步骤1:当Hsel信号状态发生变化时， 一次传输请求开始；步骤2:判断Hwrite信号为写操作时，Haddr需要在Hse I信号有 效的第一个周期给出此次传输的起始地址，并在第二个周期给出第一 个写数据；步骤3:当Hready信号在此次传输请求余下的时钟周期内每次为 有效时，Haddr线上都要给出下一个写数据，直到此次传输请求结束。优选地，在所述步骤2中，判断Hwrite信号为读搡作时，Haddr 信号为读数据，并在Hsel信号状态发生变化的第一个周期内给出此次 传输的起始地址；Haddr在第二个周期开始无任何意义，直至该周期结 束并不再执行步骤3。本专利技术提供的类AHB总线及其总线信号处理方法，通过对地址线和 写数据线的复用，有效减少了片内总线的物理连接线，降低了 , ^线星形 连接的布线难度。附图说明下面将参照附图对本专利技术的具体实施方案进行更详细的说明，其中图1是现有AHB总线结构图2是本专利技术类AHB总线结构图3是本专利技术类AHB总线信号处理波形图；以及图4是本专利技术类AHB总线信号处理流程图。具体实施例方式为了实现利用流水线访问机制以对地址线和写数据线的复用，本 专利技术提供了一种类AHB总线及其总线信号处理方法。接下来具体说明 该类AHB总线及其总线信号处理方法。图2示出本专利技术类AHB总线结构图。如图2所示，该类AHB总线 包括至少一个主模块端、至少一个从模块端、总线仲裁器和读数据多 路器以及读数据总线连接线、地址和写数据多路器和地址和写数据所 复用的总线连接线。地址和写数据多路器对主模块端和从模块端之间的地址和写数据 信号在总线仲裁器的控制下进行选通。地址和写数据所复用的总线连接线对主模块端和从模块端与地址 和写数据多路器进行连接，所述地址和写数据信号在选通和传递时对 该连接线进行复用。结合图1并与图2作比较，不难看出，本专利技术的总线的连接线明显 减少。其地址和写数据共用一个多路选择器，并在仲裁器的仲裁控制下 对地址和写数据进行复用，这样可减少地址或写数据的连线。需补充说明的是，图1和图2中的除仲裁控制和译码连接线之外， 其他的连接线都表示一定宽度的总线，它们不只是一条，其可为16位或 32位，也可为64位或128位。其代表多少位的连接线，其就有多少根实 际的物理连接线。以图2中地址和写数据多路器与从模块3之间的连 接线来说，图中只显示一条，以32位为例的话，其表示有32根物理的连 接线。接下来将以3 2位的连接线为例，说明基于上述复用结构的类AH B 总线信号处理的过程。图3示出本专利技术类AHB总线信号处理波形图。如图3所示，包括 信号Hclk、 Hsel、 Hwrite、 Hsize、 Haddr、 Hrdata和Hready的各自波形。上述的各信号具备各自的信号特性和相互关系，接下来分别加以说明(1表示高电平，o表示低电平，方向为总线的主模块端的方向)。① Hclk，位宽为1，为总线的时钟信号，其每个时钟周期包括一 个1和0信号。② Hsel，位宽为1，从0到1表示一次请求开始，可以只持续1 个周期，方向为输出。③ Hwrite,位宽为1，读写信号，1表示写，0为读，方向为输出。④ Hsize，位宽为3，读写字节数为2Hsi"个，只支持Hsize >= 2 的情况，方向为输出。 Haddr，位宽为32，地址及写数据复用线，如果为写搡作，Hse I 为高的第一个周期给出地址，之后为写数据，如果为读操作，Hsel为 高的第一个周期给出地址，那么Haddr在第二个周期开始后无任何意 义，方向为f叙出。⑥ Hrdata，位宽为32，读数据，方向为输入。⑦ Hready，位宽为1，读写数据有效信号，方向为输入。这7組信号构成了本专利技术类AHB总线的协议。针对这些信号，分別 构成了该协议的特征要素，具体如下1Hsel可以持续最少1个周期，但必须在该次请求的所有数据 结束前更改为0;否则当所有数据传输结束时会被从模块认为一次新的 请求开始了。2Hsize从2到7，表示该协议可支持1， 2， 4， 8， 16， 32个 word(4byte二32bit)这6种突发传输方式Hsize 2 对应 1 word;3Haddr在Hsel为高的第一个周期表示传输的起始地址。 如果该次操作为写，那么从第二个周期开始Haddr必须为第一个 写数据；从写操作开始第二个周期后每当收到 一个Hready为高的信号， Haddr更改为下一个写数据，直到该次传输结束。如果该搡作为读，那么Haddr在第二个周期开始后无任何意义。4Hrdata为从模块给出的读数据。当从模块准备好数据时，会34562 wo r d; 4 wordj 8 word; 16 word; 32 word。7同时将Hready置高，并给出Hrdata。5Hready为从模块的读写数据有效信号；当该橾作为写操作， 那么Hready每次为本文档来自技高网...

【技术保护点】
一种类ＡＨＢ总线，　包括至少一个主模块端、至少一个从模块端、总线仲裁器和读数据多路器以及读数据总线连接线，其特征在于还包括：　地址和写数据多路器，对主模块端和从模块端之间的地址和写数据信号在总线仲裁器的控制下进行选通；和　 地址和写数据所复用的总线连接线，对主模块端和从模块端与地址和写数据多路器进行连接，所述地址和写数据信号在选通和传递时对该连接线进行复用。

【技术特征摘要】

【专利技术属性】
技术研发人员：李晓强，马凤翔，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]