本发明专利技术公开了一种基于FPGA的多路同步捕获系统及方法，捕获系统包括基于FPGA实现且顺次连接的缓存模块、时隙分配模块、运算模块和峰值判决模块；捕获方法的实现步骤为：缓存模块存储数据并进行分组；时隙分配模块为每路信号分配时隙；运算模块对每路发送信号进行运算处理；峰值判决模块将捕获到的信号输出。本发明专利技术捕获系统中的时隙分配模块能够将FPGA的时钟分成多个时隙，在一路信号捕获处理完之后FPGA还有大量的时钟处于闲置状态需要消耗更多功率的缺陷；通过将多路信号进行分组，为同一个分组中的每路信号分配时隙使得该分组中的多路信号在运算模块进行信号处理时用的是相同的运算资源，有效降低了运算资源的消耗。有效降低了运算资源的消耗。有效降低了运算资源的消耗。
【技术实现步骤摘要】
基于FPGA的多路同步捕获系统及方法
[0001]本专利技术属于无线通信
，涉及一种多路同步捕获的实现方案，具体涉及一种基于FPGA的实现对多路并行信号进行同步捕获的系统及方法，可应用于短波通信系统等领域。
技术介绍
[0002]在短波通信系统中，当信号到达接收端之后，接收端为了区分出信号和噪声需要使用同步技术，这一技术是短波通信系统实现的关键。同步技术的性能直接影响短波通信系统能否正常工作。
[0003]随着短波通信的发展，短波通信的应用逐渐从点到点的应用转换到网络模式的应用。短波通信网络的中心节点往往需要同时接收来自多个短波电台的信号，这就提出了多路信号并行捕获的需求。
[0004]现有的多路信号并行捕获方案，当多路信号到达接收端对所有的信号进行缓存之后，对每一路数据顺次进行相同的处理，但FPGA的时钟要远大于一路信号捕获处理的周期，当处理完该路信号之后FPGA剩余的大量的时钟处于闲置状态，因此系统会产生比较高的功耗，此外在对每一路信号进行捕获处理时都设置运算资源，当信号数量较多时，需要消耗大量的运算资源。
技术实现思路
[0005]本专利技术的目的在于克服上述现有技术存在的缺陷，提出了一种基于FPGA的多路同步捕获系统及方法，用于解决现有技术存在的捕获系统功耗较高和捕获方法运算资源消耗较大的技术问题。
[0006]为实现上述目的，本专利技术采取的技术方案为：
[0007]一种基于FPGA的多路同步捕获系统，包括基于FPGA实现且顺次连接的缓存模块、运算模块和峰值判决模块，所述缓存模块与运算模块之间加载有时隙分配模块，其中：
[0008]缓存模块，用于对发送端发送的多路并行信号进行存储，并对存储的多路信号进行分组；
[0009]时隙分配模块，用于对分组后的每路信号分配时隙；
[0010]运算模块，用于对分配时隙后的每路信号与收发双方已知的同步前导序列进行相关运算，并对相关运算结果进行快速傅里叶变换；
[0011]峰值判决模块，用于通过快速傅里叶变换的结果判断是否捕获到信号，并将捕获到的信号输出。
[0012]一种基于FPGA的多路同步捕获系统的捕获方法，包括如下步骤：
[0013](1)缓存模块存储数据并进行分组：
[0014]缓存模块对发送端并行发送的采样频率为f
a
的M路信号进行存储，并基于存储的每路信号的采样频率f
a
和FPGA的时钟CLK将M路信号划分为N个组x＝{x1,x2,...x
n
,...,x
N
}，
x
n
＝{x
n1
,x
n2
,...,x
ns
,...,x
nS
}，其中，M≥1，x
n
表示第n组信号，S表示x
n
中发送信号的总路数，x
ns
表示x
n
中的第s路发送信号；
[0015](2)时隙分配模块为每路信号分配时隙：
[0016]时隙分配模块对缓存模块存储的每组中的每路发送信号x
ns
分配时钟数为Q的时隙，并读取分配过时隙的发送信号x'
ns
；
[0017](3)运算模块对每路发送信号进行运算处理：
[0018]运算模块对分配过时隙的每路发送信号x
ns
与收发双方已知的同步前导序列v(kT
a
)进行相关运算，并对相关运算后的r(kT
a
)进行快速傅里叶变换FFT，得到频域的每路发送信号的快速傅里叶变换结果G(k)，其中，T
a
表示采样周期，T
a
＝1/f
a
，k为该路信号的第k个采样点；
[0019](4)峰值判决模块将捕获到的信号输出：
[0020]峰值判决模块判断G(k)的峰值A与预先设置的阈值P是否满足A≥P，若是，则该路信号为系统捕获到的有用信号，将该路信号输出；否则，该路信号为噪声信号，不对其进行输出。
[0021]本专利技术与现有技术相比，具有以下优点：
[0022]1.本专利技术通过捕获系统所包含的缓存模块与运算模块之间加载的时隙分配模块，将FPGA的时钟分成多个时隙，利用空闲时间串行地执行多路信号的捕获处理，避免了现有技术因FPGA的时钟要远大于捕获处理周期，在一路信号捕获处理完之后FPGA还有大量的时钟处于闲置状态需要消耗更多功率的缺陷，有效降低了系统的功耗。
[0023]2.本专利技术通过将多路信号进行分组，为同一个分组中的每路信号分配时隙使得该分组中的多路信号在进行捕获处理时用的是相同的运算资源，避免了现有技术中对每路信号均设置运算资源从而需要消耗大量运算资源的缺陷，有效降低了运算资源的消耗。
附图说明
[0024]图1为本专利技术捕获系统的结构示意图；
[0025]图2为本专利技术捕获方法的实现流程图；
[0026]图3为本专利技术同步前导序列的结构示意图。
具体实施方式
[0027]下面结合附图和具体实施例，对本专利技术作进一步详细描述。
[0028]参照图1，本专利技术的多路同步捕获系统，包括基于FPGA实现且顺次连接的缓存模块、运算模块和峰值判决模块，所述缓存模块与运算模块之间加载有时隙分配模块，其中：
[0029]缓存模块，用于对发送端发送的多路信号进行存储，并对存储的多路信号进行分组；
[0030]时隙分配模块，用于对分组后的每路信号分配时隙，将FPGA的时钟分成多个时隙，利用FPGA的空闲时间串行地执行多路信号的捕获处理，有效降低了系统的功耗，降低了运算资源的消耗。
[0031]运算模块，用于对分配时隙后的每路信号与收发双方已知的同步前导序列进行相关运算，并对相关运算结果进行快速傅里叶变换；
[0032]峰值判决模块，用于通过快速傅里叶变换的结果判断是否捕获到信号，并将捕获到的信号输出。
[0033]参照图2，本专利技术的多路同步捕获方法，包括如下步骤：
[0034]步骤1)缓存模块存储数据并进行分组：
[0035]缓存模块对发送端并行发送的采样频率为f
a
的M路信号进行存储，并基于存储的每路信号的采样频率f
a
和FPGA的时钟CLK将M路信号划分为N个组x＝{x1,x2,...x
n
,...,x
N
}，x
n
＝{x
n1
,x
n2
,...,x
ns
,...,x
nS
}，其中，M≥10，x
n
表示第n组信号，S表示x
n
中发送信号的总路数，x
ns
表示x
n
中的第s路发送信号。
[0036]基于存储的每路信号的采样频率f
...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的多路同步捕获系统，包括基于FPGA实现且顺次连接的缓存模块、运算模块和峰值判决模块，其特征在于，所述缓存模块与运算模块之间加载有时隙分配模块，其中：缓存模块，用于对发送端发送的多路并行信号进行存储，并对存储的多路信号进行分组；时隙分配模块，用于对分组后的每路信号分配时隙；运算模块，用于对分配时隙后的每路信号与收发双方已知的同步前导序列进行相关运算，并对相关运算结果进行快速傅里叶变换；峰值判决模块，用于通过快速傅里叶变换的结果判断是否捕获到信号，并将捕获到的信号输出。2.根据权利要求1所述的系统的捕获方法，其特征在于，包括如下步骤：(1)缓存模块存储数据并进行分组：缓存模块对发送端并行发送的采样频率为f
a
的M路信号进行存储，并基于存储的每路信号的采样频率f
a
和FPGA的时钟CLK将M路信号划分为N个组x＝{x1,x2,...x
n
,...,x
N
}，x
n
＝{x
n1
,x
n2
,...,x
ns
,...,x
nS
}，其中，M≥1，x
n
表示第n组信号，S表示x
n
中发送信号的总路数，x
ns
表示x
n
中的第s路发送信号；(2)时隙分配模块为每路信号分配时隙：时隙分配模块对缓存模块存储的每组中的每路发送信号x
ns
分配时钟数为Q的时隙，并读取分配过时隙的发送信号x'
ns
；(3)运算模块对每路发送信号进行运算处理：运算模块对分配过时隙的每路发送信号x
ns
与收发双方已知的同步前导序列v(kT
...
【专利技术属性】
技术研发人员：马卓，乔子叶，杜栓义，张若婷，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
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