一种半导体器件，包括：外围电路结构，包括衬底、在衬底上的电路元件、电连接到电路元件的连接图案及在电路元件上的外围绝缘结构；存储单元结构，在外围电路结构上，包括彼此交替堆叠的层间绝缘层和栅电极、上布线；以及贯通接触插塞，将上布线电连接到上连接图案，上连接图案相对于衬底的提供基底参考面的上表面处于连接图案的最上位置处，其中外围电路结构还包括在上连接图案上的坝结构，外围绝缘结构包括在电路元件上和上连接图案的侧表面上的第一绝缘层、以及顺序堆叠在第一绝缘层上的第二绝缘层、封盖层和第三绝缘层，其中坝结构穿过第二绝缘层并接触上连接图案，并且贯通接触插塞包括穿过坝结构并接触上连接图案的下部和在下部上的上部。和在下部上的上部。和在下部上的上部。
【技术实现步骤摘要】
半导体器件和包括该半导体器件的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年2月4日在韩国知识产权局递交的韩国专利申请No.10
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2022
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0014981的优先权，其全部公开内容通过引用合并于此以用于所有目的。
[0003]本专利技术构思涉及半导体器件和包括该半导体器件的数据存储系统。
技术介绍
[0004]在涉及数据存储的数据存储系统中，需要能够存储大容量数据的半导体器件。因此，已经研究了用于提高半导体器件的数据存储容量的方法。例如，一种用于提高半导体器件的数据存储容量的方法可以包括以三维方式而不是二维方式布置的半导体器件中的存储单元。
技术实现思路
[0005]示例实施例提供了一种具有改进的集成度和生产成品率的半导体器件和数据存储系统。
[0006]根据示例实施例，一种半导体器件包括：外围电路结构，包括衬底、在衬底上的电路元件、在衬底上的包括连接图案的电路布线结构、以及在衬底上位于电路元件和电路布线结构上的外围绝缘结构，该连接图案电连接到电路元件并相对于衬底分别具有不同的高度水平；存储单元结构，在外围电路结构上，该存储单元结构包括彼此交替堆叠的层间绝缘层和栅电极、穿过栅电极的沟道结构、以及在沟道结构上并电连接到沟道结构的上布线；以及贯通接触插塞，将栅电极中的至少一个和上布线电连接到上连接图案，该上连接图案相对于衬底的提供基底参考面的上表面处于连接图案的最上位置处，其中，外围电路结构还包括在上连接图案上的坝结构，其中，外围绝缘结构包括在电路元件上并在上连接图案的侧表面上的第一绝缘层、在第一绝缘层上的第二绝缘层、在第二绝缘层上的封盖层、以及在封盖层上的第三绝缘层，其中，坝结构穿过至少第二绝缘层并接触上连接图案，并且其中，贯通接触插塞包括穿过坝结构并接触上连接图案的下部和在下部上的上部。
[0007]根据示例实施例，一种半导体器件包括：外围电路结构，包括衬底、在衬底上的电路元件、在衬底上的包括连接图案的电路布线结构、以及在衬底上位于电路元件和电路布线结构上的外围绝缘结构，该连接图案电连接到电路元件并相对于衬底分别具有不同的高度水平；存储单元结构，在外围电路结构上，该存储单元结构包括彼此交替堆叠的层间绝缘层和栅电极、穿过栅电极的沟道结构、以及在沟道结构上并电连接到沟道结构的上布线；以及贯通接触插塞，将上连接图案电连接到上布线或栅电极，该上连接图案相对于衬底的提供基底参考面的上表面处于连接图案的最上位置处，其中，外围绝缘结构包括在上连接图案上的封盖层以及在封盖层与上连接图案之间的中间绝缘层，其中，外围电路结构还包括坝结构，该坝结构穿过至少中间绝缘层，与贯通接触插塞的侧表面的一部分接界，并包括与
中间绝缘层的材料不同的材料，并且其中，封盖层包括与中间绝缘层的材料不同的绝缘材料。
[0008]根据示例实施例，一种数据存储系统包括半导体存储器件，半导体存储器件包括：外围电路结构，包括衬底、在衬底上的电路元件、在衬底上的包括连接图案的电路布线结构、以及在衬底上位于电路元件和电路布线结构上的外围绝缘结构，该连接图案电连接到电路元件并相对于衬底分别具有不同的高度水平；存储单元结构，在外围电路结构上，该存储单元结构包括彼此交替堆叠的层间绝缘层和栅电极、穿过栅电极的沟道结构、以及在沟道结构上并电连接到沟道结构的上布线；贯通接触插塞，将上连接图案电连接到上布线或栅电极，该上连接图案相对于衬底的提供基底参考面的上表面处于连接图案的最上位置处；以及输入/输出焊盘，电连接到电路元件；并且数据存储系统还包括控制器，通过输入/输出焊盘电连接到半导体存储器件并被配置为控制半导体存储器件，其中，外围绝缘结构包括在上连接图案上的封盖层以及在封盖层与上连接图案之间的中间绝缘层，其中，外围电路结构还包括坝结构，该坝结构穿过至少中间绝缘层，与贯通接触插塞的侧表面的一部分接界，并包括与中间绝缘层的材料不同的材料，并且其中，封盖层包括与中间绝缘层的材料不同的绝缘材料。
附图说明
[0009]通过结合附图的以下详细描述，将更清楚地理解本专利技术构思的上述和其他方面、特征和优点，其中：
[0010]图1A、图1B和图1C是根据示例实施例的半导体器件的示意性截面图和平面图；
[0011]图2和图3是根据示例实施例的半导体器件的示意性局部放大图；
[0012]图4A和图4B是根据示例实施例的半导体器件的示意性截面图和平面图；
[0013]图5是根据示例实施例的半导体器件的示意性平面图；
[0014]图6是根据示例实施例的半导体器件的示意性局部放大图；
[0015]图7是根据示例实施例的半导体器件的示意性局部放大图；
[0016]图8是根据示例实施例的半导体器件的示意性局部放大图；
[0017]图9是根据示例实施例的半导体器件的示意性局部放大图；
[0018]图10是根据示例实施例的半导体器件的示意性局部放大图；
[0019]图11是根据示例实施例的半导体器件的示意性局部放大图；
[0020]图12是根据示例实施例的半导体器件的示意性局部放大图；
[0021]图13A至图17是示出了根据示例实施例的制造半导体器件的方法的示意性截面图和局部放大图；
[0022]图18是示意性地示出了根据示例实施例的包括半导体器件的数据存储系统的示图；
[0023]图19是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图；以及
[0024]图20是示意性示出了根据示例实施例的半导体封装的截面图。
具体实施方式
[0025]在下文中，将参照附图来描述示例实施例。然而，本专利技术的主题可以以许多不同的
形式来体现并且不应被解释为限于在此阐述的实施例。在附图中，在整个描述中，相似的标号指代相似的元件，并且可以省略重复的描述。应当理解，虽然可以在本文使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开来。因此，例如，在不脱离本专利技术构思的教义的情况下，下面讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分。本文中所使用的术语“和/或”包括相关联的列出项中的一个或多个的任意和所有组合。应注意，针对一个实施例描述的各方面可以并入不同的实施例中，尽管并未就此进行具体描述。也即，所有实施例和/或任意实施例的特征能够用任意方式和/或组合来予以组合。
[0026]图1A和图1B是根据示例实施例的半导体器件100的示意性截面图。图1C是根据示例实施例的半导体器件100的示意性平面图。图1C是图1A的贯通布线区域的一部分的放大平面图。
[0027]图2和图3是根据示例实施例的半导体器件100的示意性局部放大图。图2是图1A的区域“A”的放大图，并且图3是图1A的区域“B”的放大图。
[0028]参照图1A至图3，半导体器件100可以包括：包括第一衬底20本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：外围电路结构，包括衬底、在所述衬底上的电路元件、在所述衬底上的包括连接图案的电路布线结构、以及在所述衬底上位于所述电路元件和所述电路布线结构上的外围绝缘结构，所述连接图案电连接到所述电路元件，并相对于所述衬底分别具有不同的高度水平；存储单元结构，在所述外围电路结构上，所述存储单元结构包括彼此交替堆叠的层间绝缘层和栅电极、穿过所述栅电极的沟道结构、以及在所述沟道结构上并电连接到所述沟道结构的上布线；以及贯通接触插塞，将上连接图案电连接到所述栅电极或所述上布线，所述上连接图案相对于所述衬底的提供基底参考面的上表面处于所述连接图案的最上位置处，其中，所述外围电路结构还包括在所述上连接图案上的坝结构，其中，所述外围绝缘结构包括在所述电路元件上并在所述上连接图案的侧表面上的第一绝缘层、在所述第一绝缘层上的第二绝缘层、在所述第二绝缘层上的封盖层、以及在所述封盖层上的第三绝缘层，其中，所述坝结构穿过至少所述第二绝缘层并接触所述上连接图案，以及其中，所述贯通接触插塞包括穿过所述坝结构并接触所述上连接图案的下部、以及在所述下部上的上部。2.根据权利要求1所述的半导体器件，其中，相对于所述衬底的提供所述基底参考面的上表面，所述上连接图案的上端位于比所述坝结构的下端和所述贯通接触插塞的下端高的水平上。3.根据权利要求2所述的半导体器件，其中，相对于所述衬底的提供所述基底参考面的上表面，所述坝结构的下端位于比所述贯通接触插塞的下端高的水平上。4.根据权利要求1所述的半导体器件，其中，所述上连接图案包括金属材料图案、以及在所述金属材料图案的侧表面和底表面上的导电阻挡层，以及其中，所述第二绝缘层在所述金属材料图案的上表面和所述导电阻挡层的上表面的至少一部分上。5.根据权利要求1所述的半导体器件，其中，所述第二绝缘层通过所述坝结构与所述贯通接触插塞间隔开。6.根据权利要求1所述的半导体器件，其中，所述坝结构从穿过所述第二绝缘层的部分向上延伸远离衬底，并穿过所述封盖层，以及其中，所述封盖层通过所述坝结构与所述贯通接触插塞间隔开。7.根据权利要求6所述的半导体器件，其中，所述坝结构从穿过所述封盖层的部分向上延伸远离所述衬底，并穿过所述第三绝缘层的至少一部分，以及其中，相对于所述衬底的提供所述基底参考面的上表面，所述坝结构的上端位于比所述存储单元结构的上端低的水平上。8.根据权利要求1所述的半导体器件，其中，在平行于所述衬底的上表面的第一水平方向上，所述坝结构的宽度小于所述上连接图案的宽度。
9.根据权利要求1所述的半导体器件，其中，所述封盖层包括与所述第一绝缘层至所述第三绝缘层的材料不同的材料，以及其中，所述坝结构包括与所述第二绝缘层的材料不同的材料。10.根据权利要求1所述的半导体器件，其中，在所述坝结构中，穿过所述封盖层的部分处的宽度大于与穿过所述封盖层的所述部分相邻的区域处的宽度。11.根据权利要求10所述的半导体器件，其中，所述贯通接触插塞在穿过所述坝结构的部分处具有平坦的侧表面。12.根据权利要求1所述的半导体器件，其中，在所述贯通接触插塞中，穿过所述坝结构的部分处的宽度大于穿过所述第三绝缘层的部分处的宽度。13.一种半导体器件，包括：外围电路结构，包括衬底、在所述衬底上的电路元件、在所述衬底上的包括连接图案的电路布线结构、以及在所述衬底上位于所述电路元件和所述电路布线结构上的外围绝缘结构，所述连接图案电连接到所述电路元件，并相对于所述衬底分别具有不...
【专利技术属性】
技术研发人员：权烔辉，尹普彦，张气薰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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