分频器和多模分频器制造技术

本申请公开一种分频器和多模分频器，其中分频器包括2/3可配分频模块，所述2/3可配分频模块包括时钟输入端、控制端、锁定端、模式选择端、第一输出端和第二输出端；所述时钟输入端用于接入待分频的时钟信号；所述控制端和所述模式选择端用于联合限定所述2/3可配分频模块的分频模式；所述第一输出端和第二输出端用于输出分频后的信号；所述锁定端用于使能或关断所述第一输出端。本申请能够降低对应多模分频器的功耗。器的功耗。器的功耗。

【技术实现步骤摘要】
分频器和多模分频器


[0001]本申请涉及电路
，具体涉及一种分频器和多模分频器。

技术介绍

[0002]分频器或多模分频器（Multi
‑
Modulus Divider，MMD）是小数锁相环频率综合器中重要组成模块之一，其可将高频信号以特定比率转换为低频信号。在锁相环频率综合器系统内，压控振荡器（VCO）的频率很高，通常在GHz及以上，要求分频器在较高输入频率下正常工作。功耗是分频器的关键指标之一，因分频器需要覆盖电路VCO最高频率点才能正常工作，且电路功耗和其工作频率正相关，所以分频器的低功耗设计是现有分频器的业界难题之一。

技术实现思路

[0003]鉴于此，本申请提供了一种具有低功耗特点的分频器。
[0004]本申请提供的一种分频器，包括2/3可配分频模块，所述2/3可配分频模块包括时钟输入端、控制端、锁定端、模式选择端、第一输出端和第二输出端；所述时钟输入端用于接入待分频的时钟信号；所述控制端和所述模式选择端用于联合限定所述2/3可配分频模块的分频模式；所述第一输出端和第二输出端用于输出分频后的信号；所述锁定端用于使能或关断所述第一输出端。
[0005]可选地，所述2/3可配分频模块还包括复位端，所述复位端用于接入复位信号以对所述2/3可配分频模块进行复位。
[0006]可选地，所述分频器包括分频单元和辅助单元；所述分频单元用于对所述时钟信号进行二分频或者三分频；所述辅助单元用于为所述分频单元提供负载。
[0007]可选地，所述辅助单元包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管和第八MOS管；所述第一MOS管的栅极作为所述时钟输入端，源极连接设定电源，漏极分别连接所述第二MOS管的漏极、所述第四MOS管的栅极、所述第六MOS管的栅极和所述分频单元；所述第二MOS管的栅极连接所述分频单元，源极连接所述第三MOS管的漏极；所述第三MOS管的栅极连接所述时钟输入端，源极接地；所述第四MOS管的源极连接所述设定电源，漏极分别连接所述第五MOS管的漏极、所述第七MOS管的漏极、所述第八MOS管的漏极并作为所述第二输出端；所述第五MOS管的栅极连接所述时钟输入端，源极连接所述第六MOS管的漏极；所述第六MOS管的源极接地；所述第七MOS管的栅极用于接入复位信号，源极连接所述设定电源；所述第八MOS管的栅极作为所述模式选择端，源极接地。
[0008]可选地，所述分频单元包括第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管、第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管和第二十五MOS管；所述第九MOS管的栅极分别连接所述第二十二MOS管的漏极、第十一MOS管的栅极、第十七MOS管的漏极、第十八MOS管的漏极、第二十MOS管的漏极、第二十三MOS管的栅
极和所述第二十五MOS管的栅极，源极连接所述设定电源，漏极连接所述第十MOS管的源极；所述第十MOS管的栅极连接所述时钟输入端，漏极分别连接所述第二MOS管的栅极、所述第十四MOS管的栅极和所述第十一MOS管的漏极；所述第十一MOS管的源极接地；所述第十二MOS管的栅极连接所述时钟输入端，源极连接设定电源，漏极分别连接所述第十三MOS管的源极和所述第十六MOS管的源极；所述第十三MOS管的栅极连接所述第二输出端，漏极分别连接所述第十四MOS管的漏极、第十六MOS管的漏极和所述第十八MOS管的栅极；所述第十四MOS管的源极连接所述第十五MOS管的漏极；所述第十五MOS管的栅极连接所述时钟输入端，源极接地；所述第十六MOS管的栅极作为所述控制端；所述第十七MOS管的栅极分别连接所述第十九MOS管的栅极和所述第二十一MOS管的漏极，源极连接所述设定电源；所述第十八MOS管的源极连接所述第十九MOS管的漏极；所述第十九MOS管的源极接地；所述第二十MOS管的栅极连接所述第一MOS管的漏极，源极连接所述设定电源；所述第二十一MOS管的栅极作为所述锁定端，源极接地；所述第二十二MOS管的栅极用于接入所述复位信号，源极连接所述设定电源；所述第二十三MOS管的源极连接所述设定电源，漏极连接所述第二十四MOS管的源极；所述第二十四MOS管的栅极连接所述锁定端，漏极连接所述第二十五MOS管的漏极并作为所述第一输出端；所述第二十五MOS管的源极接地。
[0009]可选地，所述锁定端包括子使能端和子状态锁定端；所述第二十四MOS管的栅极作为所述子使能端，所述第二十一MOS管的栅极作为所述子状态锁定端。
[0010]可选地，所述子使能端在接入低电平时使能所述第一输出端，在接入高电平时关断所述第一输出端；所述子状态锁定端在接入高电平时，所述2/3可配分频模块被锁定，所述第二输出端输出固定值。
[0011]本申请还提供一种多模分频器，包括N个上述任一种分频器和N
‑
1个反相器；第i个分频器的第一输出端连接第i+1个分频器的时钟输入端，所述第i+1个分频器的第二输出端通过第i个反相器连接所述第i个分频器的模式选择端，且所述第i+1个分频器的锁定端连接所述第i个反相器的调节端；其中，i、N为整数且1≤i≤N。
[0012]可选地，所述多模分频器被配置为基于期望分频比确定各分频器的控制端的输入值，并基于各分频器的控制端的输入值确定各分频器的锁定端的输入值。
[0013]可选地，所述锁定端包括子使能端和子状态锁定端，所述第i+1个分频器的子状态锁定端分别连接所述第i个分频器的子使能端和所述第i个反相器的调节端。
[0014]本申请提供的上述分频器和多模分频器中，控制端和模式选择端用于联合限定2/3可配分频模块的分频模式，以使2/3可配分频模块可以在上述端口的配置下实现二分频或者三分频，锁定端可以使能或关断第一输出端，这样将多个分频器级联形成多模分频器的过程中，第一输出端的通道可由锁定端接入的信号控制，在所成多模分频器具备对时钟信号实现任意分频比分频这一功能的基础上，能够提高各个分频器配置过程中的灵活性，通过配置锁定端关断其中至少部分分频器的端口或者分频功能，可以达到降低对应多模分频器功耗的目的。
附图说明
[0015]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于
本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是本申请一实施例的分频器结构示意图；图2是本申请一实施例的分频器的电路结构示意图；图3是本申请另一实施例的分频器结构示意图；图4是本申请另一实施例的分频器的电路结构示意图；图5是本申请一实施例的多模分频器结构示意图；图6是本申请另一实施例的多模分频器结构示意图。
具体实施方式<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分频器，其特征在于，所述分频器包括2/3可配分频模块，所述2/3可配分频模块包括时钟输入端、控制端、锁定端、模式选择端、第一输出端和第二输出端；所述时钟输入端用于接入待分频的时钟信号；所述控制端和所述模式选择端用于联合限定所述2/3可配分频模块的分频模式；所述第一输出端和第二输出端用于输出分频后的信号；所述锁定端用于使能或关断所述第一输出端。2.根据权利要求1所述的分频器，其特征在于，所述2/3可配分频模块还包括复位端，所述复位端用于接入复位信号以对所述2/3可配分频模块进行复位。3.根据权利要求1所述的分频器，其特征在于，所述分频器包括分频单元和辅助单元；所述分频单元用于对所述时钟信号进行二分频或者三分频；所述辅助单元用于为所述分频单元提供负载。4.根据权利要求3所述的分频器，其特征在于，所述辅助单元包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管和第八MOS管；所述第一MOS管的栅极作为所述时钟输入端，源极连接设定电源，漏极分别连接所述第二MOS管的漏极、所述第四MOS管的栅极、所述第六MOS管的栅极和所述分频单元；所述第二MOS管的栅极连接所述分频单元，源极连接所述第三MOS管的漏极；所述第三MOS管的栅极连接所述时钟输入端，源极接地；所述第四MOS管的源极连接所述设定电源，漏极分别连接所述第五MOS管的漏极、所述第七MOS管的漏极、所述第八MOS管的漏极并作为所述第二输出端；所述第五MOS管的栅极连接所述时钟输入端，源极连接所述第六MOS管的漏极；所述第六MOS管的源极接地；所述第七MOS管的栅极用于接入复位信号，源极连接所述设定电源；所述第八MOS管的栅极作为所述模式选择端，源极接地。5.根据权利要求4所述的分频器，其特征在于，所述分频单元包括第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管、第二十一MOS管、第二十二MOS管、第二十三MOS管、第二十四MOS管和第二十五MOS管；所述第九MOS管的栅极分别连接所述第二十二MOS管的漏极、第十一MOS管的栅极、第十七MOS管的漏极、第十八MOS管的漏极、第二十MOS管的漏极、第二十三MOS管的栅极和所述第二十五MOS管的栅极，源极连接所述设定电源，漏极连接所述第十MOS管的源极；所述第十MOS管的栅极连接所述时钟输入端，漏极分别连接所述第二MOS管的栅极、所述第十四MOS管的栅极和所述第十一...

【专利技术属性】
技术研发人员：雷永庆，黄寿，李泽，黎兴荣，
申请(专利权)人：麦斯塔微电子深圳有限公司，
类型：发明
国别省市：