本发明专利技术提供一种DDR PCB板及走线优化方法、装置及介质，属于PCB走线设计技术领域，所述PCB板包括PCB板本体、CPU元件封装和DDR元件封装；PCB板本体上设有BGA区和开放区；CPU元件封装设置在BGA区，CPU元件封装采用BGA封装，包括若干CPU焊盘；各CPU焊盘呈行列均匀分布在BGA区；DDR元件封装设置在开放区，DDR元件封装包括若干DDR焊盘；CPU焊盘与DDR焊盘之间通过DDR走线连接，DDR走线贯穿BGA区，且从CPU焊盘间穿出；BGA区的DDR走线上均匀设置有凸片。本发明专利技术实现DDR走线在BGA区和开放区的阻抗一致性，从而实现DDR信号较高的完整性，确保DDR信号质量。号质量。号质量。
【技术实现步骤摘要】
一种DDR PCB板及走线优化方法、装置及介质
[0001]本专利技术属于PCB走线设计
，具体涉及一种DDR PCB板及走线优化方法、装置及介质。
技术介绍
[0002]PCB,是Printed Circuit Board的简称，印制线路板。
[0003]BGA，是Ball Grid Array的简称，球状引脚栅格阵列封装技术。
[0004]DDR，是Double Data Rate SDRAM的简称，双倍速率同步动态随机存储器。
[0005]CPU采用BGA封装，由于CPU的BGA区的管脚对应焊盘分布比较密集，因此BGA区的走线空间比较有限，DDR信号从CPU的BGA区的出线一般只能采用3.5mi l
‑
4mi l的线距线宽。而随着DDR信号速率的提高，对其信号完整性也有了更高的要求，而DDR信号由于在CPU的BGA区域与开放区域的走线线宽不一致，导致阻抗不连续，影响DDR信号完整性。再者，CPU的BGA区对DDR信号的出现走线受限于绕线空间的限制，经常会出现带有大拐角的走线，而走线带拐角又会导致信号的阻抗曲线在拐角处出现大的谐振，从而导致拐角位置的阻抗会被严重拉低，从而导致DDR信号在CPU的BGA区的出线阻抗也不一致，也对DDR信号完整性造成影响。
[0006]综上，DDR与CPU之间的走线在CPU的BGA区与开放区之间阻抗不一致，在CPU的BGA区域内部阻抗也不一致，导致DDR与CPU之间阻抗不连续，DDR信号完整性不符合要求。
[0007]因此，针对上述缺陷，提供一种DDR PCB板及走线优化方法、装置及介质，是非常有必要的。
技术实现思路
[0008]针对上述DDR与CPU之间的走线在CPU的BGA区与开放区之间阻抗不一致，在CPU的BGA区域内部阻抗也不一致，导致DDR与CPU之间阻抗不连续，DDR信号完整性不符合要求的缺陷，本专利技术提供一种DDR PCB板及走线优化方法、装置及介质，以解决上述技术问题。
[0009]第一方面，本专利技术提供一种DDR PCB板，包括印制线路板本体、中央处理器元件封装和双倍速率同步动态随机存储器元件封装；
[0010]印制线路板本体上设有球状引脚栅格阵列封装区和开放区；
[0011]中央处理器元件封装设置在球状引脚栅格阵列封装区，中央处理器元件封装采用球状引脚栅格阵列封装，包括若干中央处理器焊盘；
[0012]各中央处理器焊盘呈行列均匀分布在球状引脚栅格阵列封装区；
[0013]双倍速率同步动态随机存储器元件封装设置在开放区，双倍速率同步动态随机存储器元件封装包括若干双倍速率同步动态随机存储器焊盘；
[0014]中央处理器焊盘与双倍速率同步动态随机存储器焊盘之间通过双倍速率同步动态随机存储器走线连接，双倍速率同步动态随机存储器走线贯穿球状引脚栅格阵列封装区，且从中央处理器焊盘间穿出；
[0015]球状引脚栅格阵列封装区的双倍速率同步动态随机存储器走线上均匀设置有凸片，且凸片避开中央处理器焊盘。由于球状引脚栅格阵列封装区的铜箔的中央处理器焊盘的限制，双倍速率同步动态随机存储器走线线宽不能过大，使得双倍速率同步动态随机存储器走线在球状引脚栅格阵列封装区与开放区不一致，凸片状铜箔可以降低球状引脚栅格阵列封装区双倍速率同步动态随机存储器走线的阻抗，实现开放区与球状引脚栅格阵列封装区双倍速率同步动态随机存储器走线阻抗的一致。
[0016]进一步地，双倍速率同步动态随机存储器走线上设置有拐角；
[0017]各凸片与拐角中心点位置均大于设定距离。球状引脚栅格阵列封装区双倍速率同步动态随机存储器信号出线由于绕线空间有限，经常会出现双倍速率同步动态随机存储器走线有比较大的拐角，而带拐角会得到双倍速率同步动态随机存储器走线的阻抗曲线在拐角处出现大的谐振，从而拐角处的阻抗会被严重拉低，为解决拐角处阻抗被拉低的问题，将拐角处的凸片删除。
[0018]进一步地，凸片采用梯形凸片；
[0019]梯形凸片的下底设置在双倍速率同步动态随机存储器走线上，梯形凸片的上底设置在两中央处理器焊盘之间。梯形凸片确保在双倍速率同步动态随机存储器走线处凸片的宽度，以及两中央处理器焊盘间距的限制，确保最大化凸片面积。
[0020]第二方面，本专利技术提供一种DDR PCB板走线优化方法，包括如下步骤：
[0021]S 1.在完成中央处理器元件和双倍速率同步动态随机存储器元件布设的双倍速率同步动态随机存储器印制线路板上布设带有拐角的双倍速率同步动态随机存储器走线；
[0022]S 2.在中央处理器元件的球状引脚栅格阵列封装区的双倍速率同步动态随机存储器走线上按照设定间隔布设凸片；
[0023]S 3.将双倍速率同步动态随机存储器走线拐角处设定范围内的凸片删除，并减小设定范围内拐角处走线的线宽；
[0024]S4.通过仿真软件对双倍速率同步动态随机存储器走线信号完整性进行验证。
[0025]进一步地，步骤S1具体步骤如下：
[0026]S 11.在双倍速率同步动态随机存储器印制线路板上布设预设封装的DRR元件和球状引脚栅格阵列封装的中央处理器元件；
[0027]S 12.在双倍速率同步动态随机存储器元件的焊盘与中央处理器元件的焊盘之间建立双倍速率同步动态随机存储器走线，并在双倍速率同步动态随机存储器印制线路板的开放区按照双倍速率同步动态随机存储器布线规则布设双倍速率同步动态随机存储器走线；
[0028]S 13.根据中央处理器焊盘的间距限制计算线距线宽，并在中央处理器元件的球状引脚栅格阵列封装区按照计算线距线宽布设双倍速率同步动态随机存储器走线，且设置双倍速率同步动态随机存储器走线有拐角。球状引脚栅格阵列封装区的双倍速率同步动态随机存储器走线受限于中央处理器焊盘的间距不能过宽，从而球状引脚栅格阵列封装区与开放区的双倍速率同步动态随机存储器走线阻抗不一致；球状引脚栅格阵列封装区双倍速率同步动态随机存储器信号出线由于绕线空间有限，经常会出现双倍速率同步动态随机存储器走线有比较大的拐角。
[0029]进一步地，步骤S 2具体步骤如下：
[0030]S 21.根据双倍速率同步动态随机存储器走线在开放区的线宽线长及在球状引脚栅格阵列封装区的线宽线长计算凸片面积；
[0031]S 22.按照设定间隔在球状引脚栅格阵列封装区的双倍速率同步动态随机存储器走线布设梯形凸片，令梯形凸片面积与计算的凸片面积相等。凸片状铜箔可以降低球状引脚栅格阵列封装区双倍速率同步动态随机存储器走线的阻抗，弥补中央处理器焊盘限制双倍速率同步动态随机存储器走线变细导致的阻抗升高，实现开放区与球状引脚栅格阵列封装区双倍速率同步动态随机存储器走线阻抗的一致。
[0032]进一步地，步骤S 3具体步骤如下：
[0033]S 31.计算双倍速率同步动态随机存储器走线在球状引脚栅格阵列封装区的拐角的中心；
[0034]S 32.判断本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种DDR PCB板，其特征在于，包括印制电路板本体、中央处理器元件封装和双倍速率同步动态随机存储器元件封装；印制电路板本体上设有球状引脚栅格阵列封装区和开放区；中央处理器元件封装设置在球状引脚栅格阵列封装区，中央处理器元件封装采用球状引脚栅格阵列封装，包括若干中央处理器焊盘；各中央处理器焊盘呈行列均匀分布在球状引脚栅格阵列封装区；双倍速率同步动态随机存储器元件封装设置在开放区，双倍速率同步动态随机存储器元件封装包括若干双倍速率同步动态随机存储器焊盘；中央处理器焊盘与双倍速率同步动态随机存储器焊盘之间通过双倍速率同步动态随机存储器走线连接，双倍速率同步动态随机存储器走线贯穿球状引脚栅格阵列封装区，且从中央处理器焊盘间穿出；球状引脚栅格阵列封装区的双倍速率同步动态随机存储器走线上均匀设置有凸片，且凸片避开中央处理器焊盘。2.如权利要求1所述的DDR PCB板，其特征在于，双倍速率同步动态随机存储器走线上设置有拐角；各凸片与拐角中心点位置均大于设定距离。3.如权利要求1所述的DDR PCB板，其特征在于，凸片采用梯形凸片；梯形凸片的下底设置在双倍速率同步动态随机存储器走线上，梯形凸片的上底设置在两中央处理器焊盘之间。4.一种DDR PCB板走线优化方法，其特征在于，包括如下步骤：S1.在完成中央处理器元件和双倍速率同步动态随机存储器元件布设的双倍速率同步动态随机存储器印制电路板上布设带有拐角的双倍速率同步动态随机存储器走线；S2.在中央处理器元件的球状引脚栅格阵列封装区的双倍速率同步动态随机存储器走线上按照设定间隔布设凸片；S3.将双倍速率同步动态随机存储器走线拐角处设定范围内的凸片删除，并减小设定范围内拐角处走线的线宽；S4.通过仿真软件对双倍速率同步动态随机存储器走线信号完整性进行验证。5.如权利要求4所述的DDR PCB板走线优化方法，其特征在于，步骤S1具体步骤如下：S11.在双倍速率同步动态随机存储器印制电路板上布设预设封装的DRR元件和球状引脚栅格阵列封装的中央处理器元件；S12.在双倍速率同步动态随机存储器元件的焊盘与中央处理器元件的焊盘之间建立双倍速率同步动态随机存储器走线，并在双倍速率同步动态随机存储器印制电路板的开放区按照双倍速率同步动态随机存储器布线规则布设双倍速率同步动态随机存储器走线；S13.根据中央处理器焊盘的间距限制计算线距线宽，并在中央处理器元件的球状引脚栅格阵列封装区按照计算线距线宽布设双倍速率同步动态随机...
【专利技术属性】
技术研发人员：李楠，荣世立，邵盟，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：
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