半导体器件及其形成方法技术

一些实施例提供了在其中填充替换栅电极层之前调节栅极开口的侧壁轮廓的工艺，使得在随后的栅电极回蚀刻工艺期间提高蚀刻速率均匀性和稳定性。具体地，将牺牲栅电极的轮廓调整为更直的轮廓而不是碗型轮廓，这减少了在替换栅极工艺期间在替换栅电极中产生的接缝空隙。在一些实施例中，调节栅极开口的轮廓进一步包括在沉积栅极介电层和功函金属层之前执行侧壁间隔件的回拉蚀刻工艺，从而在替换栅极工艺中实现用于金属栅极填充的更宽开口。本申请的实施例还涉及半导体器件及其形成方法。请的实施例还涉及半导体器件及其形成方法。请的实施例还涉及半导体器件及其形成方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本申请的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]半导体集成电路(IC)工业已经经历了快速生长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小且更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件)已经减小。这些进步增加了制造和处理IC的复杂性；IC处理和制造中的类似发展正在研发中，以满足这一进步。
[0003]除了减小几何尺寸所获得的优势外，IC器件也直接得到了改进：例如，随着金属栅极CD(栅极宽度)减小，金属栅极回蚀刻工艺可能导致损坏，诸如半导体鳍穿孔。

技术实现思路

[0004]本申请的一些实施例提供了一种用于形成半导体器件的方法，包括：形成半导体鳍；在所述半导体鳍上方形成牺牲栅极结构，其中，所述牺牲栅极结构包括牺牲栅极介电层和牺牲栅电极；在所述牺牲栅极结构的侧面上形成侧壁间隔件；在所述牺牲栅极结构的相对侧上对所述半导体鳍进行凹进蚀刻；在所述牺牲栅极结构的相对侧上形成源极/漏极区域；在所述源极/漏极区域上沉积接触蚀刻停止层(CESL)；在所述接触蚀刻停止层上沉积层间介电(ILD)层；去除所述牺牲栅电极，以形成栅极腔；回蚀刻部分所述侧壁间隔件至第一层级，其中，所述接触蚀刻停止层暴露于所述栅极腔；在暴露于所述栅极腔的所述接触蚀刻停止层上沉积栅极介电层；在所述栅极介电层上方形成功函金属层；回蚀刻所述功函金属层至第二层级；在所述功函金属层上形成顶部导电层；以及形成自对准接触件(SAC)层。
[0005]本申请的另一些实施例提供了一种方法，包括：沿第一方向形成多个半导体鳍，其中，所述多个半导体鳍从浅沟槽隔离(STI)层延伸；在所述多个半导体鳍和所述浅沟槽隔离层上方沉积牺牲栅极介电层；在所述牺牲栅极介电层上沉积牺牲栅电极层；在所述牺牲栅电极层上沿第二方向形成第一栅极掩模和第二栅极掩模，其中，所述第一栅极掩模沿所述第一方向具有第一栅极长度，所述第二栅极掩模沿所述第一方向具有第二栅极长度，并且所述第一栅极掩模短于所述第二栅极掩模；使用所述第一栅极掩模和所述第二栅极掩模蚀刻所述牺牲栅电极层，以形成第一牺牲栅极结构和第二牺牲栅极结构，其中，蚀刻所述牺牲栅电极层包括：从蚀刻气体和钝化气体生成等离子体；以及调整所述蚀刻气体和所述钝化气体的比率以调整所述第一牺牲栅极结构和所述第二牺牲栅极结构的轮廓；在所述牺牲栅极结构的侧面上形成侧壁间隔件；在所述第一牺牲栅极结构和所述第二牺牲栅极结构的相对侧上对所述半导体鳍进行凹进蚀刻；在所述第一牺牲栅极结构和所述第二牺牲栅极结构的相对侧上形成源极/漏极区域；在所述源极/漏极区域上沉积接触蚀刻停止层(CESL)；在所述接触蚀刻停止层上沉积层间介电(ILD)层；去除所述牺牲栅电极层，以形成栅极腔；回蚀刻所述侧壁间隔件的部分；以及在回蚀刻所述侧壁间隔件之后形成第一替换栅极结构和
第二替换栅极结构。
[0006]本申请的另一些实施例提供了一种半导体器件，包括：第一半导体鳍；第一栅极结构，形成在所述半导体鳍上方，其中，所述第一栅极结构包括：第一对侧壁间隔件；第一栅介电层，位于所述第一对侧壁间隔件和所述第一半导体鳍上；第一功函金属层，形成在所述第一栅极介电层上；以及第一顶部导电层，位于所述第一功函金属层上；第二半导体鳍；以及第二栅极结构，形成在所述第二半导体鳍上方，其中，所述第二栅极结构包括：第二对侧壁间隔件；第二栅介电层，位于所述第二对侧壁间隔件和所述第二半导体鳍上；第二功函金属层，位于所述第二栅极介电层上；导电填充层，位于所述第二功函金属层上；以及第二顶部导电层，位于所述第二功函金属层和所述导电填充层上。
附图说明
[0007]当与附图一起阅读时，从以下详细描述可以最佳理解本专利技术的各个方面。根据工业中的标准实践，各种部件并未按比例绘制。为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1是根据本专利技术的实施例的用于形成半导体器件的示例性方法的流程图。
[0009]图2
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图4、图5A
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图5C、图6A
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图6E、图7A
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图7C、图8A
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图8C、图9A
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图9C、图10A
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图10C、图11A
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图11E、图12A
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图12C、图13A
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图13C、图14A
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图14C、图15A
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图15C、图16A
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图16E、图17A
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图17D和图18A
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图18D是根据本专利技术的实施例的处于制造所述器件的各个阶段的半导体器件的示意图。
[0010]图19和图20是根据本专利技术的另一实施例的半导体器件的示意图。
[0011]具体实施方法
[0012]以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0013]此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下面”、“下部”、“在
…
之上”、“在
…
之面”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。
[0014]前述内容大致概括了本专利技术中描述的实施例的一些方面。虽然本文描述的一些实施例是在纳米片沟道FET的上下文中描述的，但是本专利技术的一些方面的实施方式可以用于其他工艺和/或其他器件中，诸如平面FET、Fin
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FET、水平全环栅(HGAA)FET、垂直全环栅(VGAA)FET和其他合适的器件。本领域普通技术人员将容易理解在本专利技术的范围内可以进行的其他修改。此外，虽然可以以特定顺序描述方法实施例，但是各个其他方法实施例可以以任何逻辑顺序执行，并且可以包括比此处描述的步骤更少或更多的步骤。在本专利技术中，源
极/漏极区域可以指源极或漏极，单独地或共同地取决于上下文。
[0015]本专利技术的实施例提供了用于调整牺牲栅极结构(也称为伪栅极，并且通常称为多晶硅)的轮廓的方法以及由其形成的半导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于形成半导体器件的方法，包括：形成半导体鳍；在所述半导体鳍上方形成牺牲栅极结构，其中，所述牺牲栅极结构包括牺牲栅极介电层和牺牲栅电极；在所述牺牲栅极结构的侧面上形成侧壁间隔件；在所述牺牲栅极结构的相对侧上对所述半导体鳍进行凹进蚀刻；在所述牺牲栅极结构的相对侧上形成源极/漏极区域；在所述源极/漏极区域上沉积接触蚀刻停止层(CESL)；在所述接触蚀刻停止层上沉积层间介电(ILD)层；去除所述牺牲栅电极，以形成栅极腔；回蚀刻部分所述侧壁间隔件至第一层级，其中，所述接触蚀刻停止层暴露于所述栅极腔；在暴露于所述栅极腔的所述接触蚀刻停止层上沉积栅极介电层；在所述栅极介电层上方形成功函金属层；回蚀刻所述功函金属层至第二层级；在所述功函金属层上形成顶部导电层；以及形成自对准接触件(SAC)层。2.根据权利要求1所述的方法，还包括：在所述功函金属层上沉积导电填充层；以及回蚀刻所述导电填充层至所述第二层级，其中，所述顶部导电层形成在所述导电填充层和所述功函金属层上。3.根据权利要求2所述的方法，还包括：在所述导电填充层上沉积介电填充层，其中，所述介电填充层填充所述栅极腔。4.根据权利要求3所述的方法，其中，所述自对准接触件层沉积在所述接触蚀刻停止层和所述介电填充层之间。5.根据权利要求2所述的方法，其中，所述第二层级低于所述第一层级。6.根据权利要求1所述的方法，还包括：调整所述牺牲栅电极的轮廓，从而使得邻近所述半导体鳍的顶面的所述牺牲栅电极的下部比靠近所述第一层级的所述牺牲栅电极窄。7.根据权利要求6所述的方法，其中，调整所述轮廓包括在所述牺牲栅极结构的形成期间调整钝化气体与蚀刻气体的比率。8.根据权利要求1所述的方法，其中，所述侧壁间隔件包括低k介电材料。9.一种用于形成半导体器件的方法，包括：沿第一方向形成多个半导体鳍，其中，所述多个半导体鳍从浅沟槽隔离(STI)层延伸；在所述多个...

【专利技术属性】
技术研发人员：黄启铭，刘骏逸，林侑立，吕志伦，潘承纬，廖志腾，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：