一种集成二极管的沟槽型碳化硅MOSFET及其制作方法技术

本发明专利技术属于功率半导体器件技术领域，涉及一种集成二极管的沟槽型碳化硅MOSFET。本发明专利技术引入的分离栅、P型JFET区和P+屏蔽区共同降低了器件的栅漏电容，对器件的开关能力进行了优化；此外所述的P型JFET区和P+屏蔽区，能够有效缓解氧化层内部的电场集中现象，保护氧化层的可靠性；本发明专利技术在沟槽左侧引入的N型注入区与分离栅和P型JFET区组成双栅JFET结构，形成一个导电通道，降低器件导通电阻的同时，箝制了器件的饱和电流，提高了器件的短路耐受时间；在沟槽右侧N型注入区、P型JFET区和分离栅形成了一个SBR结构，代替体二极管起到续流作用，改善器件的第三象限特性。所述N型注入区由本发明专利技术所提出的特殊工艺制得，获得高性能N型注入区且提高良率并节省成本。区且提高良率并节省成本。区且提高良率并节省成本。

【技术实现步骤摘要】
一种集成二极管的沟槽型碳化硅MOSFET及其制作方法


[0001]本专利技术属于功率半导体器件
，具体涉及一种集成二极管的沟槽型碳化硅MOSFET及其制作方法。

技术介绍

[0002]过去的几十年，随着科技快速的发展，电能已经出现在人类生活的方方面面，如何更高效地利用电能一直是研究的重点之一。但是现在无论是水电、核电、火电还是风电，甚至各种电池提供的化学电能，大部分均无法直接使用，75％以上的电能应用需由功率半导体器件进行变换以后才能供设备使用。而在能源问题和环保问题越来越被人们关注的今天，社会对电力电子系统的效率有了更高的需求，对功率半导体器件的性能也提出了更高的要求。
[0003]自上世纪50年代专利技术第一只硅(Si)晶闸管开始，各种Si基功率器件的发展已经颇为成熟，占据了市场的主要份额。但经过60余年的发展，硅基器件阻断能力和通态损耗的折衷关系已逐渐逼近其材料的物理极限。因此宽禁带材料与器件受到越来越多的重视，材料特性更为出众的碳化硅器件开始逐渐在某些领域显示出独特的优势。作为第三代半导体材料，相比于Si来说，SiC具有近十倍的击穿电场，可以让SiC功率器件承受更高的电压；更大的禁带宽度和更高的热导率来接受更高的工作温度；更高的电子饱和漂移速度来适应更高的工作频率。SiC材料本身具有的这些优势，使得SiC功率器件能够在目前大部分的功率器件应用范围展现出足以取代Si基功率器件的潜力。
[0004]目前，SiC MOSFET已经在650V
‑
1200V等电压等级的区间占有了一部分市场。然而，传统的平面栅结构由于沟道电阻高，沟道密度低等缺点，其性能的提升仍然受到一定的限制。因此，沟道密度更高的沟槽型MOSFET结构成为了SiC功率器件的研究热点之一。图1展示了一种传统沟槽型SiC MOSFET的结构示意图，该结构中沟槽的引入消除了平面栅结构的JFET效应，减小了元胞的尺寸，提升了器件的沟道密度，减小了沟道电阻，显著的提升了器件的性能。然而，沟槽型SiC MOSFET沟道密度的提升进一步提高了器件的饱和电流密度，导致在SiC平面MOSFET中本就存在的短路可靠性问题变得更为严重，使器件的可靠性变差。同时，沟槽的引入也增加了器件的寄生电容，影响了器件的开关速度。而且，因为SiC材料本身的宽禁带特性其沟槽底部氧化层中的电场集中现象较Si基沟槽MOS更为严重，这给沟槽拐角处的氧化层可靠性带来极大的挑战。而且因为SiC材料本身的宽禁带特性，SiC MOSFET的体二极管开启电压较高，且长期使用会发生双极退化效应。所以在实际应用时，经常要在器件外部反并联一个功率二极管来续流，但这样会增加成本，同时引入寄生参数。

技术实现思路

[0005]为了降低器件的开关损耗，提高器件的短路耐受能力，改善器件的第三象限特性，本专利技术提供一种集成二极管的沟槽型碳化硅MOSFET及其制作方法。
[0006]为解决上述技术问题，本专利技术实施例提供一种集成二极管的沟槽型碳化硅
导电通道发生夹断。因此，当器件工作在正向导通状态时，SBR的阴极电压高于阳极电压，处于几乎没有漏电流的阻断状态，对器件的耐压能力没有影响。
[0013]当器件处于正常工作状态时，由于该寄生双栅JFET结构的存在，N
‑
漂移区11与P型沟道区7之间将只存在N型注入区9这一电子导电通路，此时由于N型注入区9下漂移区的电位较低且N型注入区9的浓度较高，第一分离栅3
‑
2与P型JFET区6对N型注入区9的双边耗尽作用较弱，器件在该处的导通电阻得到了较大的改善，极大的改善了器件的正向导通损耗。
[0014]当器件发生短路时，N型注入区9下漂移区的电位将迅速上升，此时第一分离栅3
‑
3与P型JFET区6对N型注入区9的双边耗尽作用急剧增加，N型注入区9被大幅耗尽，其作为导电通路的能力将被进一步限制，寄生JFET结构的饱和电流将箝制整个器件急剧增大的电流，从而达到改善器件短路耐受能力的目的。
[0015]当器件工作在正向阻断状态时，P+屏蔽区10、第二P型JFET区6
‑
2与N
‑
漂移区11之间产生的耗尽层对沟槽拐角处氧化层形成双重保护作用；分离栅底部的厚氧化层8
‑
4与低掺杂P型JFET区6带来的耗尽作用进一步提高器件的耐压能力。
[0016]功率MOSFET在工作时，会不可避免地进入第三象限(反向导通状态)。此时SiC MOSFET源极电位高于漏极，对SBR则是阳极电压高于阴极电压，第一P型JFET区6
‑
1与第二N型注入区9
‑
2之间的PN结处于正偏状态，第一分离栅3
‑
3对第二N型注入区9
‑
2的耗尽作用被抑制，原本被夹断的导电通路将开启。当两端电压高于SBR的开启电压时，SBR将先于体二极管开启，且钳位体二极管两端电压。此外，SBR为多子器件，不存在双极退化效应与反向恢复时间。
[0017]特别的，本专利技术所设计的N型注入区9由沟槽刻蚀后通过倾斜侧壁离子注入工艺完成，该工艺在获得窄宽度且高掺杂N型注入区9的同时极大的降低了对光刻精度的要求，有益于提高良率并节省成本。
[0018]本专利技术的有益效果表现在：
[0019]一，本专利技术中的第一分离栅3
‑
3、P型JFET区6和P+屏蔽区10共同降低了器件的栅漏电容，控制栅3
‑
1和栅电极3
‑
2降低了器件的栅源电容，对器件的开关能力进行了优化，使得器件具有了更高的开关速度和更低的开关损耗，提高了器件在高频下的工作能力，此外所述的P型JFET区6和P+屏蔽区10在器件耐高压时，能够有效缓解沟道底部氧化层内部的电场集中现象，保护氧化层的可靠性，同时分离栅底部的厚氧化层8
‑
4与低掺杂P型JFET区6带来的耗尽作用进一步提高器件的耐压能力；
[0020]二，本专利技术引入的窄宽度且高掺杂的第一N型注入区9
‑
1与上述第一分离栅3
‑
3和第二P型JFET区6
‑
2组成寄生双栅JFET结构，在该处形成一个窄宽度的低阻导电通道，降低器件导通电阻的同时，箝制了器件的饱和电流，有效提高了器件的短路耐受时间，提高了器件的可靠性，极大的改善了SiC MOS器件中导通能力与短路能力的折中关系；此外，本专利技术中存在由第二N型注入区9
‑
2、第一P型JFET区6
‑
1以及第一分离栅3
‑
3组成的寄生SBR(超势垒二极管)结构，改善了器件处于第三象限(反向导通状态)时的特性；所述N型注入区9由沟槽刻蚀后通过倾斜侧壁离子注入工艺完成，该工艺在获得窄宽度且高掺杂N型注入区9的同时极大的降低了对光刻精度的要求；窄宽度且高掺杂N型注入区9在降低器件导通电阻的同时，箝制了器件的饱和电流，对光刻精度要求的降低有益于提高良率并节省成本；
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【技术保护点】

【技术特征摘要】
1.一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，其元胞结构包括从下至上依次层叠设置的背部漏极金属(13)、N+衬底(12)、N
‑
漂移区(11)和源极金属(1)；所述N
‑
漂移区(11)的顶层中具有沟槽栅结构，所述沟槽栅结构一侧的所述N
‑
漂移区(11)的顶层中具有第一P型JFET区(6
‑
1)，所述沟槽栅结构另一侧的所述N
‑
漂移区(11)的顶层中具有第二P型JFET区(6
‑
2)，所述第二P型JFET区(6
‑
2)的顶层中具有P型沟道区(7)，所述P型沟道区(7)和所述第一P型JFET区(6
‑
1)的顶层中均具有并排设置且侧面相互接触的N+源极区(4)和P+接触区(5)，所述N+源极区(4)的侧面与所述沟槽栅结构的侧面接触；所述源极金属(1)位于所述N+源极区(4)、所述P+接触区(5)和所述沟槽栅结构上，所述源极金属(1)与所述沟槽栅结构之间具有绝缘介质层(2)；所述沟槽栅结构包括从下至上依次层叠设置的第一分离栅(3
‑
3)、第四氧化层(8
‑
4)和控制栅结构，所述控制栅结构包括间隔设置的控制栅(3
‑
1)和栅电极(3
‑
2)，所述控制栅(3
‑
1)和栅电极(3
‑
2)之间具有第一氧化层(8
‑
1)，所述栅电极(3
‑
2)和第一分离栅(3
‑
3)均与源极金属(1)等电位，所述控制栅(3
‑
1)和栅电极(3
‑
2)的顶部与沟槽顶部齐平，所述控制栅(3
‑
1)与沟槽侧壁之间具有第二氧化层(8
‑
2)，所述栅电极(3
‑
2)与沟槽侧壁之间具有第三氧化层(8
‑
3)，所述第一分离栅(3
‑
3)与沟槽侧壁之间具有第五氧化层(8
‑
5)，所述第一分离栅(3
‑
3)与沟槽底部之间具有第六氧化层(8
‑
6)；所述控制栅(3
‑
1)的下表面低于P型沟道区(7)的下表面，控制栅(3
‑
1)、第二氧化层(8
‑
2)和P型沟道区(7)组成了MOS结构；所述沟槽栅结构下方的所述N
‑
漂移区(11)中具有P+屏蔽区(10)；所述第二P型JFET区(6
‑
2)的掺杂浓度低于所述P型沟道区(7)的掺杂浓度，所述第二P型JFET区(6
‑
2)的下表面不低于所述沟槽栅结构的下表面，且不高于第一分离栅(3
‑
3)的下表面；所述第二P型JFET区(6
‑
2)与所述沟槽栅结构之间具有第一N型注入区(9
‑
1)，所述第一N型注入区(9
‑
1)的上表面与所述第二P型JFET区(6
‑
2)的上表面齐平，所述第一N型注入区(9
‑
1)的下表面低于所述沟槽栅结构的下表面，从而在MOS结构下方形成由第二P型JFET区(6
‑
2)、第一N型注入区(9
‑
1)以及第一分离栅(3
‑
3)组成的寄生双栅JFET结构；所述寄生双栅JFET结构的饱和电流低于所述MOS结构的饱和电流；所述第一P型JFET区(6
‑
1)与所述沟槽栅结构之间具有第二N型注入区(9
‑
2)，所述第二N型注入区(9
‑
2)的上表面与所述第一P型JFET区(6
‑
1)的上表面齐平，所述第二N型注入区(9
‑
2)的下表面低于所述沟槽栅结构的下表面，从而形成由第一P型JFET区(6
‑
1)、第二N型注入区(9
‑
2)以及第一分离栅(3
‑
3)组成的寄生SBR(超势垒二极管)结构。2.一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，其元胞结构包括从下至上依次层叠设置的背部漏极金属(13)、N+衬底(12)、N
‑
漂移区(11)和源极金属(1)；所述N
‑
漂移区(11)的顶层中具有沟槽栅结构，所述沟槽栅结构的两侧均具有源极沟槽结构，所述源极沟槽结构的结深不小于所述沟槽栅结构的结深，所述沟槽栅结构和所述源极沟槽结构之间的所述N
‑
漂移区(11)的顶层中具有P型沟道区(7)，且P型沟道区(7)延伸至所述源极沟槽结构下的所述N
‑
漂移区(11)中，形成Z型的P型沟道区(7)，所述沟槽栅结构和所述源极沟槽结构之间的P型沟道区(7)的顶层具有N+源极区(4)，所述源极沟槽结构下的所述P型沟道区(7)的顶层具有P+接触区(5)；所述源极金属(1)位于所述N+源极区(4)和所述沟槽栅结构上，且所述源极金属(1)填充所述源极沟槽结构，所述源极金属(1)与所述沟槽栅结构之间具有绝缘介质层(2)；所述P型沟道区(7)下方的N
‑
漂移区(11)的顶层中具有P
型JFET区(6)，所述P型JFET区(6)的掺杂浓度低于所述P型沟道区(7)的掺杂浓度；所述沟槽栅结构包括从下至上依次层叠设置的第一分离栅(3
‑
3)、第四氧化层(8
‑
4)和控制栅结构，所述控制栅结构包括间隔设置的控制栅(3
‑
1)和栅电极(3
‑
2)，所述控制栅(3
‑
1)和栅电极(3
‑
2)之间具有第一氧化层(8
‑
1)，所述栅电极(3
‑
2)和第一分离栅(3
‑
3)均与源极金属(1)等电位，所述控制栅(3
‑
1)和栅电极(3
‑
2)的顶部与沟槽顶部齐平，所述控制栅(3
‑
1)与沟槽侧壁之间具有第二氧化层(8
‑
2)，所述栅电极(3
‑
2)与沟槽侧壁之间具有第三氧化层(8
‑
3)，所述第一分离栅(3
‑
3)与沟槽侧壁之间具有第五氧化层(8
‑
5)，所述第一分离栅(3
‑
3)与沟槽底部之间具有第六氧化层(8
‑
6)；所述控制栅(3
‑
1)的下表面低于所述沟槽栅结构和所述源极沟槽结构之间的P型沟道区(7)的下表面，控制栅(3
‑
1)、第二氧化层(8
‑
2)和P型沟道区(7)组成了MOS结构；所述P型JFET区(6)的下表面不低于所述沟槽栅结构的下表面，且不高于第一分离栅(3
‑
3)的下表面；所述沟槽栅结构的一侧与所述P型JFET区(6)之间具有第一N型注入区(9
‑
1)，所述第一N型注入区(9
‑
1)的上表面与所述P型JFET区(6)的上表面齐平，所述第一N型注入区(9
‑
1)的下表面低于所述沟槽栅结构的下表面，从而在MOS结构下方形成由P型JFET区(6)、第一N型注入区(9
‑
1)以及第一分离栅(3
‑
3)组成的寄生双栅JFET结构；所述寄生双栅JFET结构的饱和电流低于所述MOS结构的饱和电流；所述沟槽栅结构的另一侧与所述P型JFET区(6)之间具有第二N型注入区(9
‑
2)，所述第二N型注入区(9
‑
2)的上表面与所述P型沟道区(7)的上表面齐平，所述第二N型注入区(9
‑
2)的下表面低于所述沟槽栅结构的下表面，从而形成由P型JFET区(6)、第二N型注入区(9
‑
2)以及第一分离栅(3
‑
3)组成的寄生SBR(超势垒二极管)结构。3.根据权利要求2所述的一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，所述沟槽栅结构下方的N型注入区中具有P+屏蔽区(10)，P+屏蔽区(10)的宽度不小于沟槽栅结构的宽度，且不大于所述沟槽栅结构两侧的N型注入区两个外侧面之间的间距。4.一种集成二极管的沟槽型碳化硅MOSFET，其特征在于，其元胞结构包括从下至上依次层叠设置的背部漏极金属(13)、N+衬底(12)、N
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漂移区(11)和源极金属(1)；所述N
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漂移区(11)的顶层中具有沟槽栅结构，所述沟槽栅结构一侧的所述N
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漂移区(11)的顶层中具有第一P型JFET区(6
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1)，所述沟槽栅结构另一侧的所述N
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漂移区(11)的顶层中具有第二P型JFET区(6
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2)，所述第二P型JFET区(6
‑
2)的顶层中具有P型沟道区(7)，所述P型沟道区(7)和所述第一P型JFET区(6
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1)的顶层中均具有并排设置且侧面相互接触的N+源极区(4)和P+接触区(5)，所述N+源极区(4)的侧面与所述沟槽栅结构的侧面接触；所述源极金属(1)位于所述N+源极区(4)、所述P+接触区(5)和所述沟槽栅结构上，所述源极金属(1)与所述沟槽栅结构之间具有绝缘介质层(2)；所述沟槽栅结构包括从下至上依次层叠设置的分离栅(3
‑

【专利技术属性】
技术研发人员：刘冬梅，张琨，
申请(专利权)人：华瑞创芯半导体成都有限公司，
类型：发明
国别省市：