容变线性相位内插器制造技术

本申请案涉及容变线性相位内插器。一种系统包含：采样器；接收器锁相环电路，其被配置为提供一或多个输入时钟信号；及相位内插电路，其耦合到所述接收器锁相环电路及所述采样器。所述相位内插电路进一步包含：第一相位内插器，其被配置为基于所述一或多个输入时钟信号及第一码产生第一经恢复时钟信号；及第二相位内插器，其被配置为基于所述一或多个输入时钟信号及第二码产生第二经恢复时钟信号，其中所述第二码具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移，其中所述第一相位内插器及第二相位内插器的输出被配置为合并的。出被配置为合并的。出被配置为合并的。

【技术实现步骤摘要】
容变线性相位内插器
[0001]版权声明
[0002]本专利文献的公开内容的一部分含有受版权保护的材料。版权所有者不反对任何人对出现在专利商标局(Patent and Trademark Office)专利文件或记录中的专利文献或专利公开内容进行传真复制，但在其它方面保留所有版权。


[0003]本公开大体上涉及用于解决由相位内插器中的非线性引入的误差的方法、系统及设备。

技术介绍

[0004]相位内插器(PI)(通常也称为“相位旋转器”)是实现例如时钟及数据恢复(CDR)、环路定时模式及扩频时钟(SSC)的基本收发器功能的核心组件。收发器性能受到PI中的积分非线性(INL)的影响，这会给经恢复时钟引入抖动。
[0005]抖动在具有高级调制的系统中非常重要，例如脉冲幅度调制4电平(PAM4)及正交幅度调制16电平(QAM16)/正交幅度调制64电平(QAM64)，它们是速度为100G及以上的链路的主要调制方案。经调制信号的定时及噪声裕度明显小于非归零(NRZ)信号。对于具有高级调制的基于模数转换器(ADC)的接收器，不准确的采样时钟定时会使ADC性能降级。对于高速输入信号，降级效应变得更大。
[0006]因此，提供用于容变(variation tolerant)线性相位内插器的方法、系统及设备。

技术实现思路

[0007]一方面，本申请案提供一种方法，其包括：获得一或多个输入时钟信号；基于所述一或多个输入时钟信号及第一码，经由第一相位内插器产生第一经恢复时钟信号；基于所述一或多个输入时钟信号及第二码，经由第二相位内插器产生第二经恢复时钟信号，其中所述第二码具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移；及合并所述第一经恢复时钟信号及第二经恢复时钟信号，其中当组合时，所述第一及第二经恢复时钟信号形成经组合的经恢复时钟信号。
[0008]另一方面，本申请案提供一种电路，其包括：第一相位内插器，其被配置为获得一或多个输入时钟信号，并基于所述一或多个输入时钟信号及第一码产生第一经恢复时钟信号；及第二相位内插器，其被配置为获得所述一或多个输入时钟信号，基于所述一或多个输入时钟信号及第二码产生第二经恢复时钟信号，其中所述第二码具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移；其中所述第一相位内插器及第二相位内插器的所述输出被配置为合并的。
[0009]另一方面，本申请案提供一种系统，其包括：采样器，其被配置为将输入信号转换为数字输出信号；接收器锁相环电路，其被配置为提供一或多个输入时钟信号；相位内插电
路，其耦合到所述接收器锁相环电路及所述采样器，其中所述相位内插电路被配置为向所述采样器提供经组合的经恢复时钟信号，其中所述相位内插电路进一步包括：第一相位内插器，其被配置为基于所述一或多个输入时钟信号及第一码产生第一经恢复时钟信号；及第二相位内插器，其被配置为基于所述一或多个输入时钟信号及第二码产生第二经恢复时钟信号，其中所述第二码具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移；其中所述第一相位内插器及第二相位内插器的所述输出被配置为合并的，其中当组合时，所述第一及第二经恢复时钟信号形成经组合的经恢复时钟信号。
附图说明
[0010]通过参考说明书的剩余部分及附图，可实现对特定实施例的本质及优点的进一步理解，附图中类似附图标记用于指相似组件。在一些例子下，子标签与附图标记相关联，以表示多个相似组件中的一者。当参考附图标记而不指明现有子标签时，其希望指所有此类多个相似组件。
[0011]图1是根据各种实施例的接收器系统的示意性框图；
[0012]图2是根据各种实施例的发射器系统的示意性框图；
[0013]图3是根据各种实施例的容变线性相位内插器电路的示意性框图；
[0014]图4是示出根据各种实施例的INL消除的过程的示意图；及
[0015]图5是根据各种实施例的容变线性相位内插方法的流程图。
具体实施方式
[0016]各种实施例提供用于容变线性相位内插器的工具及技术。
[0017]在一些实施例中，提供一种用于容变线性相位内插的方法。所述方法可包含获得一或多个输入时钟信号，以及基于所述一或多个输入时钟信号及第一码，经由第一相位内插器产生第一经恢复时钟信号。所述方法可通过基于一或多个输入时钟信号及第二码经由第二相位内插器产生第二经恢复时钟信号来继续。所述第二码可具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移。所述方法可进一步包含合并第一经恢复时钟信号及第二经恢复时钟信号，其中当组合时，第一及第二经恢复时钟信号形成经组合的经恢复时钟信号。
[0018]在一些实施例中，提供一种用于容变线性相位内插器的设备。所述设备可包含第一相位内插器，所述第一相位内插器被配置为获得一或多个输入时钟信号，并基于所述一或多个输入时钟信号及第一码产生第一经恢复时钟信号。所述设备可进一步包含第二相位内插器，所述第二相位内插器被配置为获得所述一或多个输入时钟信号，基于所述一或多个输入时钟信号及第二码产生第二经恢复时钟信号。所述第二码可具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移。第一相位内插器及第二相位内插器的输出可被配置为合并的。
[0019]在另外实施例中，提供一种用于容变线性相位内插器的系统。所述系统可包含：采样器，其被配置为将输入信号转换为数字输出信号；接收器锁相环电路，其被配置为提供一或多个输入时钟信号；及相位内插电路，其耦合到所述接收器锁相环电路及所述采样器，其
中所述相位内插电路被配置为向所述采样器提供经组合的经恢复时钟信号。所述相位内插电路可进一步包含：第一相位内插器，所述第一相位内插器被配置为基于所述一或多个输入时钟信号及第一码产生第一经恢复时钟信号；以及第二相位内插器，所述第二相位内插器被配置为基于所述一或多个输入时钟信号及第二码产生第二经恢复时钟信号。所述第二码可具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移。第一相位内插器及第二相位内插器的输出被配置为合并的，其中当组合时，第一及第二经恢复时钟信号形成经组合的经恢复时钟信号。
[0020]在下列描述中，为了解释的目的，陈述许多细节以便提供对经描述实施例的通透理解。然而，所属领域的技术人员应明白，可无需特定细节中的一些而实践其它实施例。在其它例子中，结构及装置以框图形式展示。本文描述几个实施例，且尽管各种特征归于不同的实施例，但是应了解，关于一个实施例描述的特征也可与其它实施例结合。然而，出于同样的原因，任何描述的实施例的单个特征或多个特征都不应被认为是本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：获得一或多个输入时钟信号；基于所述一或多个输入时钟信号及第一码，经由第一相位内插器产生第一经恢复时钟信号；基于所述一或多个输入时钟信号及第二码，经由第二相位内插器产生第二经恢复时钟信号，其中所述第二码具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移；及合并所述第一经恢复时钟信号及第二经恢复时钟信号，其中当组合时，所述第一及第二经恢复时钟信号形成经组合的经恢复时钟信号。2.根据权利要求1所述的方法，其进一步包括：调整所述一或多个输入时钟信号，其中调整所述一或多个输入时钟信号包含基于所述一或多个输入时钟信号中的至少一者的多相位误差来调整所述一或多个输入时钟信号中的所述至少一者的相位或幅度中的至少一者。3.根据权利要求1所述的方法，其进一步包括：调整所述第一相位内插器及第二相位内插器中的至少一者的相应输出幅度。4.根据权利要求3所述的方法，其中所述第一相位内插器及第二相位内插器中的所述至少一者进一步包括多个数模转换器DAC，其中所述多个DAC被分段成DAC单元群组，其中相应DAC单元群组中的每一DAC单元由所述第一码或所述第二码中的相应至少一者控制，其中调整所述相应输出幅度包含：基于相应DAC单元群组中的每一DAC单元的经组合输出来产生所述第一经恢复时钟或第二经恢复时钟中的至少一者。5.根据权利要求3所述的方法，其中调整所述输出幅度包含：经由限幅缓冲器限幅所述第一相位内插器及第二相位内插器中的所述至少一者的相应输出的电压。6.根据权利要求1所述的方法，其中对应于所述第二经恢复时钟信号中的所述相移的所述内插码偏移是对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的45度相移的45度码偏移。7.根据权利要求1所述的方法，其中所述第一相位内插器具有将所述第一相位内插器的积分非线性INL与相位内插器码相关的第一非线性轮廓，且其中所述第二相位内插器具有将所述第二相位内插器的INL与所述相位内插器码相关的第二非线性轮廓，其中所述第二非线性轮廓在相位上从所述第一非线性轮廓偏移所述内插码偏移。8.根据权利要求7所述的方法，其中所述方法进一步包括：经由相位内插电路，通过设置所述内插码使得所述第一非线性轮廓及第二非线性轮廓异相，使所述第一相位内插器的所述第一非线性轮廓与所述第二相位内插器的所述第二非线性轮廓相消除。9.一种电路，其包括：第一相位内插器，其被配置为获得一或多个输入时钟信号，并基于所述一或多个输入时钟信号及第一码产生第一经恢复时钟信号；及第二相位内插器，其被配置为获得所述一或多个输入时钟信号，基于所述一或多个输
入时钟信号及第二码产生第二经恢复时钟信号，其中所述第二码具有与所述第一码的内插码偏移，其中所述内插码偏移对应于所述第二经恢复时钟信号中相对于所述第一经恢复时钟信号的相移；其中所述第一相位内插器及第二相位内插器的输出被配置为合并的。10.根据权利要求9所述的电路，其进一步包括输入相位控制电路，所述输入相位控制电路被配置为调整所述一或多个输入时钟信号，其中调整所述一或多个输入时钟信号包含基于所述一或多个输入时钟信号中的至少一者的多相位误差来调整所述一或多个输入时钟信号中的所述至少一者的相位或幅度中的至少一者。11.根据权利要求9所述的电路，其中所述第一及第二相位内插器中的至少一者进一步包括多个数模转换器DAC，其中所述多个DAC被分段成DAC单元群组，其中相应DAC单元群组中的每一DAC单元由所述第一码或所述第二码中的相应至少一者控制，所述第一及第二相...

【专利技术属性】
技术研发人员：全亨俊，荣贤，
申请(专利权)人：安华高科技股份有限公司，
类型：发明
国别省市：