用于半导体的隔离结构制造技术

本实用新型专利技术涉及半导体领域，尤其涉及用于半导体的隔离结构。其技术方案包括半导体衬底、侧墙至少覆盖深槽顶部的第一氧化层侧,可以保护深槽顶部两侧的氧化层不被腐蚀掉，防止深槽顶部两侧的氧化层的损失对器件性能产生的不利影响，节约了工艺成本；侧墙和侧墙层至少覆盖深槽顶部的第一氧化层，由于最终形成的隔离结构保留有侧,并没有将侧墙移除，可以避免深槽附近第一氧化层留膜过薄而对器件性能产生的不利影响，对于该半导体工艺提供了足够的工艺窗口。的工艺窗口。的工艺窗口。

【技术实现步骤摘要】
用于半导体的隔离结构


[0001]本技术涉及半导体领域，具体为用于半导体的隔离结构。

技术介绍

[0002]功率器件在日常生活、生产等领域的应用越来越广泛。随着市场的扩大，设计一款优秀的功率器件迅速成为研究人员关注的焦点。由于结弯曲现象的存在，功率半导体器件的终端往往存在过早击穿现象。因此，终端保护结构的设计成为功率半导体器件，尤其是高压大功率器件优化设计的重要内容。为确保例如 Si 或 SiC 制作的高压半导体器件具有高的阻断电压能力，必须在器件的横向边缘处的边缘终端区内采取适当的措施，电场强度在器件的有源区与划片道之间必须完全耗尽，否则，会在器件的边缘处产生电场放大。因此功率器件终端结构的设计成为开发阶段的关键。在功率器件终端结构的设计过程中通常希望终端结构中保护环的纵向结深尽可能大、横向扩散尽可能的小，为此提出用于半导体的隔离结构。
[0003]经检索，专利公告号为201420815449.9公开了一种半导体晶体管的终端隔离结构，它包括重掺杂 N 型硅衬底，在 N 型硅衬底上设有的 N 型掺杂外延层，其特征在于在 N型掺杂外延层中间隔设有从左至右间隙逐渐增大的若干 P 型掺杂保护环，在 P 型掺杂保护环的右侧的 N 型掺杂外延层中设有重掺杂 N 型截止环，在每个所述 P 型掺杂保护环中设有P 型重掺杂半导体区，在每个所述 P 型重掺杂半导体区上方设有氧化层薄膜，在相邻的所述氧化层薄膜之间的 N 型掺杂外延层上方设有场氧化层，在每个所述场氧化层与与其相邻的所述氧化层薄膜上面均设有场板，在所述场板、所述场氧化层及所述氧化层薄膜上设有钝化层 ；在所述 N 型掺杂外延层中间隔设置有从左至右宽度、深度逐渐减小的若干 P 型掺杂半导体沟槽，每个所述 P 型掺杂半导体沟槽上端深入其上方的所述 P 型掺杂保护环中，并与所述 P 型重掺杂半导体区接触 ；所述 P 型掺杂半导体沟槽填充有掺杂有 P 型杂质的多晶硅或单晶硅；
[0004]现有201420815449.9技术在使用的过程中不能去除衬底表面的氧化层时，深槽结构顶部侧壁的氧化层容易受到损伤，会对器件性能造成影响，鉴于此我们提出用于半导体的隔离结构来解决现有的问题。

技术实现思路

[0005]本技术的目的在于提供用于半导体的隔离结构，以解决上述
技术介绍
中提出的问题。
[0006]为实现上述目的，本技术提供如下技术方案：用于半导体的隔离结构，包括半导体衬底、第一氧化层、多晶硅、侧墙、侧墙层、氧化硅、场氧化层和延伸层；所述半导体衬底的上侧设置有若干有序排列的第一氧化层，且第一氧化层的下端贯穿延伸至半导体衬底的内部，半导体衬底的内部开设有与第一氧化层对应设置的深槽，深槽的内壁上设置有与第一氧化层对应设置的多晶硅，多晶硅高于半导体衬底表面0～1um；深槽的深度可以为5～
50um，深槽的宽度可以为1～5um，且第一氧化层与侧墙层的上端两侧均设置有一体连接的侧墙，且侧墙整体覆盖在半导体衬底的上表面，第一氧化层的下侧延伸端均采用侧墙层制造而成，且第一氧化层和侧墙的上表面外侧完全覆盖有氧化硅。
[0007]优选的，所述若干个第一氧化层的两侧均设置有场氧化层，场氧化层呈凹槽状，场氧化层的上侧均覆盖连接有延伸层，且延伸层均与氧化硅之间呈一体连接状。
[0008]与现有技术相比，本技术的有益效果是：侧墙至少覆盖深槽顶部的第一氧化层，侧,可以保护深槽顶部两侧的氧化层不被腐蚀掉，防止深槽顶部两侧的氧化层的损失对器件性能产生的不利影响，节约了工艺成本；
[0009]侧墙和侧墙层至少覆盖深槽顶部的第一氧化层，由于最终形成的隔离结构保留有侧，并没有将侧墙移除，可以避免深槽附近第一氧化层留膜过薄而对器件性能产生的不利影响，对于该半导体工艺提供了足够的工艺窗口。
附图说明
[0010]图1为本技术的结构示意图；
[0011]图2为本技术隔离结构形成过程中；
[0012]图3为本技术隔离结构形成过程中；
[0013]图4为本技术隔离结构形成过程中；
[0014]图中：1
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半导体衬底、2
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第一氧化层、3
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多晶硅、4
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侧墙、5
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侧墙层、6
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氧化硅、7
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场氧化层、8
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延伸层。
具体实施方式
[0015]下文结合附图和具体实施例对本技术的技术方案做进一步说明。
[0016]实施例一
[0017]如图1、图2、图3和图4为本技术清洁套内部的结构示意图；
[0018]半导体的深槽隔离(DeepTrenchIsolation，DTI)技术是利用深槽中的绝缘介质将深槽结构两侧的器件隔离开来，这样不同器件之间不会相互影响，具体的，可以先对衬底进行刻蚀得到沟槽，而后利用沉积工艺或者炉管氧化工艺形成氧化层，氧化层覆盖沟槽的侧壁和底面，同时形成于衬底表面，之后在沟槽中填充多晶硅，去除衬底表面的氧化层即可得到深槽结构。深槽结构可以用于LDMOS管、双极型器件、中低压MOS管等。
[0019]然而，在使用干法刻蚀或湿法腐蚀去除衬底表面的氧化层时，深槽结构顶部侧壁的氧化层容易受到损伤，会对器件性能造成影响。
[0020]基于以上技术问题，本技术提出的用于半导体的隔离结构，包括半导体衬底1、第一氧化层2、多晶硅3、侧墙4、侧墙层5、氧化硅6、场氧化层7和延伸层8；所述半导体衬底1的上侧设置有若干有序排列的第一氧化层2，且第一氧化层2的下端贯穿延伸至半导体衬底1的内部，半导体衬底1的内部开设有与第一氧化层2对应设置的深槽，深槽的内壁上设置有与第一氧化层2对应设置的多晶硅3，多晶硅3高于半导体衬底1表面0～1um；深槽的深度可以为5～50um，深槽的宽度可以为1～5um，且第一氧化层2与侧墙层5的上端两侧均设置有一体连接的侧墙4，且侧墙4整体覆盖在半导体衬底1的上表面，第一氧化层2的下侧延伸端均采用侧墙层5制造而成，且第一氧化层2和侧墙4的上表面外侧完全覆盖有氧化硅6。
[0021]基于实施例1的工作原理是：侧墙4至少覆盖深槽顶部的第一氧化层2，侧,4可以保护深槽顶部两侧的氧化层不被腐蚀掉，防止深槽顶部两侧的氧化层的损失对器件性能产生的不利影响，节约了工艺成本。
[0022]实施例二
[0023]如图1和图2所示，本技术提出的用于半导体的隔离结构，相较于实施例一，本实施例还包括场氧化层7和延伸层8；所述若干个第一氧化层2的两侧均设置有场氧化层7，场氧化层7呈凹槽状，场氧化层7的上侧均覆盖连接有延伸层8，且延伸层8均与氧化硅6之间呈一体连接状。
[0024]本实施例中，如图2和图3所示，侧墙4和侧墙层5至少覆盖深槽顶部的第一氧化层2，由于最终形成的隔离结构保留有侧,4，并没有将侧墙4移除，可以避免深槽附近第一氧化层5留膜过薄而对器件性能产生的不利影响，对于该半导体工本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.用于半导体的隔离结构，包括半导体衬底（1）、第一氧化层（2）、多晶硅（3）、侧墙（4）、侧墙层（5）、氧化硅（6）、场氧化层（7）和延伸层（8）；其特征在于：所述半导体衬底（1）的上侧设置有若干有序排列的第一氧化层（2），且第一氧化层（2）的下端贯穿延伸至半导体衬底（1）的内部，半导体衬底（1）的内部开设有与第一氧化层（2）对应设置的深槽。2.根据权利要求1所述的用于半导体的隔离结构，其特征在于：所述若干个第一氧化层（2）的两侧均设置有场氧化层（7），场氧化层（7）呈凹槽状。3.根据权利要求1所述的用于半导体的隔离结构，其特征在于：所述深槽的内壁上设置有与第一氧化层（2）对应设置的多晶硅（3），多晶硅（3）高于...

【专利技术属性】
技术研发人员：秦井武，王智强，张明飞，时晓洁，辛国庆，
申请(专利权)人：深圳市优联半导体有限公司，
类型：新型
国别省市：