半导体装置和包括该半导体装置的数据存储系统制造方法及图纸

公开了半导体装置和数据存储系统。该半导体装置包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于第一区域中；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；以及第二堆叠结构，其位于第一堆叠结构和第一沟道结构上。该装置还包括：第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构；第一模制结构，其位于第二区域中；第一对准结构，其穿透第一模制结构并且与衬底接触；以及第二模制结构，其位于第一模制结构和第一对准结构上。该装置还包括：第二对准结构，其穿透第二模制结构并且连接到第一对准结构；以及保护层，其位于第一模制结构与第二模制结构之间。于第一模制结构与第二模制结构之间。于第一模制结构与第二模制结构之间。

【技术实现步骤摘要】
半导体装置和包括该半导体装置的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年1月27日在韩国知识产权局提交的韩国专利申请No.10
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2022
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0012662的优先权，该申请的公开内容以引用方式全部并入本文中。


[0003]本专利技术构思涉及半导体装置和/或包括该半导体装置的数据存储系统。

技术介绍

[0004]在期望或需要数据存储的数据存储系统中，对可以存储高容量数据的半导体装置的需求日益增加。因此，已经对增加半导体装置的数据存储容量的方法进行了研究。例如，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置作为增加半导体装置的数据存储容量的方法。

技术实现思路

[0005]一些示例实施例提供一种具有改善的可靠性的半导体装置。
[0006]一些示例实施例提供一种包括具有改善的可靠性的半导体装置的数据存储系统。
[0007]根据示例实施例，半导体装置包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于第一区域中，第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，第一方向垂直于衬底的上表面；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；以及第二堆叠结构，其位于第一堆叠结构和第一沟道结构上，第二堆叠结构包括彼此间隔开并且在第一方向上堆叠的上栅电极。该装置还包括：第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构；第一模制结构，其位于第二区域中，第一模制结构包括彼此间隔开并且在第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透第一模制结构，并且与衬底接触；以及第二模制结构，其位于第一模制结构和第一对准结构上，第二模制结构包括彼此间隔开并且在第一方向上堆叠的上水平牺牲层。该装置还包括：第二对准结构，其穿透第二模制结构，并且连接到第一对准结构；以及保护层，其位于第一模制结构与第二模制结构之间。在上水平牺牲层之中，最下面的第一水平牺牲层的上表面在第一对准结构上位于第一水平上，在第一对准结构的外围的第一模制结构上位于第二水平上，并且在保护层上位于第三水平上，第二水平低于第一水平，并且第三水平高于第一水平。
[0008]根据示例实施例，半导体装置包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于第一区域中，第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，第一方向垂直于衬底的上表面；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；第二堆叠结构，其位于第一堆叠结构和第一沟道结构上，第二堆叠结构包括彼此间隔开并且在第一方向上堆叠的上栅电极；以及第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构。该装置还包括：第一模制结构，其位于第二区域中，第一模制结构包括彼此间隔开并且在第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透第一模制结构并且与
衬底接触；第二模制结构，其位于第一模制结构和第一对准结构上，第二模制结构包括彼此间隔开并且在第一方向上堆叠的上水平牺牲层，并且第二模制结构在第一对准结构上具有向下凹陷的键图案部分；以及保护层，其位于第一模制结构与第二模制结构之间。
[0009]根据示例实施例，数据存储系统包括：半导体存储装置，其包括具有第一区域和第二区域的衬底、位于衬底的一侧上的电路装置、以及电连接到电路装置的输入/输出焊盘；以及控制器，其通过输入/输出焊盘电连接到半导体存储装置，并且被配置为控制半导体存储装置。半导体存储装置还包括：第一堆叠结构，其位于第一区域中，第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，第一方向垂直于衬底的上表面；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；第二堆叠结构，其位于第一堆叠结构和第一沟道结构上，第二堆叠结构包括彼此间隔开并且在第一方向上堆叠的上栅电极；以及第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构。该装置还包括：第一模制结构，其位于第二区域中，第一模制结构包括彼此间隔开并且在第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透第一模制结构并且与衬底接触；第二模制结构，其位于第一模制结构和第一对准结构上，第二模制结构包括彼此间隔开并且在第一方向上堆叠的上水平牺牲层，并且第二模制结构在第一对准结构上具有向下凹陷的键图案部分；以及保护层，其位于第一模制结构与第二模制结构之间。
附图说明
[0010]从以下结合附图的详细描述中将更加清楚地理解本专利技术构思的以上和其它示例实施例。
[0011]图1是根据一些示例实施例的半导体装置的示意性平面图。
[0012]图2是根据一些示例实施例的半导体装置的示意性截面图。
[0013]图3是根据一些示例实施例的半导体装置的区域的部分放大图。
[0014]图4、图5和图6是根据一些示例实施例的半导体装置的截面图。
[0015]图7是根据一些示例实施例的半导体装置的示意性截面图。
[0016]图8A和图8B是根据一些示例实施例的半导体装置的示意性截面图。
[0017]图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H和图9I是示出根据一些示例实施例的制造半导体装置的方法的示意性截面图。
[0018]图10是示出根据一些示例实施例的制造半导体装置的方法的流程图。
[0019]图11是根据一些示例实施例的包括半导体装置的数据存储系统的示意图。
[0020]图12是根据示例实施例的包括半导体装置的数据存储系统的示意性透视图。
[0021]图13是根据示例实施例的半导体封装件的示意性截面图。
具体实施方式
[0022]在下文中，将参照附图描述一些示例实施例。
[0023]图1是根据一些示例实施例的半导体装置的示意性平面图。
[0024]图2是根据一些示例实施例的半导体装置的示意性截面图。图2示出分别沿着图1的线I
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I'和II
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II'截取的截面。
[0025]图3是根据一些示例实施例的半导体装置的区域的部分放大图。图3示出图2的区
域“A”的放大图。
[0026]参照图1至图3，半导体装置100可以包括具有第一区域R1和第二区域R2的衬底101。
[0027]在第一区域R1中，半导体装置100可以包括位于衬底101上的第一水平导电层102和第二水平导电层104、包括栅电极130和层间绝缘层120的第一堆叠结构GS1和第二堆叠结构GS2、被设置为穿透第一堆叠结构GS1和第二堆叠结构GS2并且各自包括沟道层140的沟道结构CH、穿透第二堆叠结构GS2的一部分的上分离区域US、在穿透第一堆叠结构GS1和第二堆叠结构GS2的同时延伸的分离区域MS、位于沟道结构CH上的接触插塞170、位于第一堆叠结构GS1与第二堆叠结构GS2之间的保护层160、以及覆盖第一堆叠结构GS1和第二堆叠结构GS2和沟道结构CH的单元区域绝缘层190。
[0028]在第二区域R2中，半导体装置100可以包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于所述第一区域中，所述第一堆叠结构包括彼此间隔开并且在第一方向上堆叠的下栅电极，所述第一方向垂直于所述衬底的上表面；第一沟道结构，其穿透所述第一堆叠结构并且与所述衬底接触；第二堆叠结构，其位于所述第一堆叠结构和所述第一沟道结构上，所述第二堆叠结构包括彼此间隔开并且在所述第一方向上堆叠的上栅电极；第二沟道结构，其穿透所述第二堆叠结构并且连接到所述第一沟道结构；第一模制结构，其位于所述第二区域中，所述第一模制结构包括彼此间隔开并且在所述第一方向上堆叠的下水平牺牲层；第一对准结构，其穿透所述第一模制结构并且与所述衬底接触；第二模制结构，其位于所述第一模制结构和所述第一对准结构上，所述第二模制结构包括彼此间隔开并且在所述第一方向上堆叠的上水平牺牲层；第二对准结构，其穿透所述第二模制结构并且连接到所述第一对准结构；以及保护层，其位于所述第一模制结构与所述第二模制结构之间，其中，在所述上水平牺牲层之中，最下面的第一水平牺牲层的上表面在所述第一对准结构上位于第一水平上，在所述第一对准结构的外围的第一模制结构上位于第二水平上，并且在所述保护层上位于第三水平上，所述第二水平低于所述第一水平，并且所述第三水平高于所述第一水平。2.根据权利要求1所述的半导体装置，其中，所述第一区域是包括存储器单元的存储器单元区域，并且所述第二区域是包括对准键的对准键区域。3.根据权利要求1所述的半导体装置，其中，所述最下面的第一水平牺牲层覆盖所述第一对准结构的上表面的一部分和所述第一对准结构的侧表面的一部分。4.根据权利要求1所述的半导体装置，其中，所述上水平牺牲层中的至少一个具有位于其上表面上的键图案部分，并且所述键图案部分被凹陷为对应于所述第一对准结构。5.根据权利要求1所述的半导体装置，其中，所述最下面的第一水平牺牲层具有沿着所述第一对准结构的外围的凹陷部分。6.根据权利要求5所述的半导体装置，其中，所述保护层位于所述凹陷部分的外围上。7.根据权利要求1所述的半导体装置，其中，所述保护层在垂直于所述第一方向的第二方向上与所述第一对准结构和所述第二对准结构间隔开。8.根据权利要求1所述的半导体装置，其中，所述第一模制结构具有低于所述第一水平并且高于所述第二水平的最上表面。9.根据权利要求1所述的半导体装置，其中，所述第一对准结构具有位于与所述第一模制结构的最上表面相同的水平上的上表面。10.根据权利要求1所述的半导体装置，其中，所述第一沟道结构位于与所述第一对准结构相同的水平上，并且所述第二沟道结构位于与所述第二对准结构相同的水平上。11.根据权利要求1所述的半导体装置，其中，
所述第一沟道结构和所述第二沟道结构彼此连接以限定沟道结构，所述第一对准结构和所述第二对准结构彼此连接以限定对准结构，并且所述沟道结构和所述对准结构具有相同的内部结构。12.根据权利要求1所述的半导体装置，其中，在所述上栅电极之中，最下面的第一栅电极在所述第一区域中具有平坦的上表面。13.根据权利要求1所述的半导体装置，其中，在所述上栅电极之中，最下面的第一栅电极在所述第一区...

【专利技术属性】
技术研发人员：孙仑焕，金味昭，申重植，吴民在，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：