数字控制器中的性能节制管理制造技术

本公开涉及数字控制器中的性能节制管理。提供用于响应于专用集成电路ASIC的物理层和处理层操作条件中的至少一个，经由处理器将一或多个阈值存储于所述ASIC的存储器中的系统和方法。还包含监测所述ASIC的物理层操作条件值和处理层性能条件值中的至少一个，所述监测形成经监测值；将所述经监测值与所述所存储的阈值进行比较；和当所述经监测值超过所述所存储的阈值中的至少一个时，节制所述ASIC的处理层性能。层性能。层性能。

【技术实现步骤摘要】
数字控制器中的性能节制管理
[0001]相关申请的交叉引用
[0002]本申请要求2022年1月27日申请的标题为“旧北性能节制管理(Old North Performance Throttling Management)”的第63/303,908号美国临时专利申请的权益，其公开内容以全文引用的方式并入本文中。


[0003]本公开大体上涉及专用集成电路(ASIC)。本公开更特定地涉及防止归因于余热、多余功率消耗或可在物理上使ASIC的性能降级的其它物理条件引起的硬件层级问题。另外涉及调节ASIC中的性能水平以防止或减少由物理ASIC应力源诱发的硬件问题。

技术介绍

[0004]存储器装置(也被称作“存储器媒体装置”)广泛用于将信息存储在例如计算机、用户装置、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可被编程为通常对应于逻辑1或逻辑0的两个支持状态中的一个。在一些实例中，单个存储器单元可支持多于两个可能的状态，所述状态中的任一个可由存储器单元存储。为了存取由存储器装置存储的信息，组件可以读取或感测存储器装置内的一或多个存储器单元的状态。为了存储信息，组件可以将存储器装置内的一或多个存储器单元写入或编程到对应状态。
[0005]专用集成电路(ASIC)可经设计并用于计算机、蜂窝电话和其它数字系统和控制系统中的许多不同目的。举例来说，ASIC可调节计算机的中央处理单元(CPU)或蜂窝电话的微处理器对动态随机存取存储器(DRAM)的存取。作为另一实例，计算机高速链路(CXL)ASIC可用作用于调节动态存储器以及根据最近出现的硬件标准集成不同数字存储器电路这两者的控制器。
[0006]计算机、蜂窝电话或其它数字/控制系统可将多个服务请求发给ASIC，包含例如存储器读取/写入请求、服务中断，或对ASIC的其它形式的服务请求(例如，用于ASIC输入/输出(I/O)活动的中断驱动的请求)。

技术实现思路

[0007]根据本公开的一方面，提供一种方法。所述方法包括：响应于专用集成电路(ASIC)的物理层和处理层操作条件中的至少一个，经由处理器将一或多个阈值存储于所述ASIC的存储器中；监测所述ASIC的物理层操作条件值和处理层性能条件值中的至少一个，所述监测形成经监测值；将所述经监测值与所述所存储的阈值进行比较；和当所述经监测值超过所述所存储的阈值中的至少一个时，节制所述ASIC的处理层性能。
[0008]根据本公开的另一方面，提供一种方法。所述方法包括：将(i)专用集成电路(ASIC)的一或多个相应物理层操作条件的一或多个相应物理层上限阈值和(ii)所述ASIC的一或多个处理层性能条件的一或多个相应处理层上限值存储于所述ASIC中以用于控制
数字存储器电路；在所述ASIC的实时操作期间监测所述物理层操作条件和所述处理层性能条件两者的实时值；在所述ASIC的所述实时操作期间确定以下各项中的至少一个：(i)物理层操作条件超过所述ASIC的对应上限阈值，以及(ii)处理层性能条件超过所述ASIC的对应上限阈值；和当超过所述上限阈值时，节制所述ASIC的处理层性能。
[0009]根据本公开的又一方面，提供一种数字存储器电路。所述数字存储器电路包括：前端，其被配置成从与CPU耦合的主机接收对从存储器读取数据和将数据写入到存储器的多个数据请求；后端，其被配置成从所述存储器读取数字数据和将数字数据写入到所述存储器；和媒体管理层MML，其被配置成控制通过实是多个数据请求置于所述数字存储器电路上的多个数字资源需求。
附图说明
[0010]本公开的实施例的有利设计来自于独立权利要求项和附属权利要求项、描述和附图。在下文中，借助于附图详细解释本公开的实施例的优选实例。并入本文中并且形成说明书的一部分的图式说明本公开，并且与描述一起进一步用以解释本公开的原理并且使得相关领域的技术人员能够制作和使用本公开。
[0011]图1说明其中可应用实施例的示范性环境，具体地，数字存储器电路，其可为示范性CXL ASIC。
[0012]图2说明数字存储器电路的示范性高速缓存子系统和示范性媒体管理层。
[0013]图3说明用于存储器操作的示范性状态时间线。
[0014]图4说明用于存储器操作的示范性状态时间线。
[0015]图5说明数字存储器电路的示范性高速缓存子系统和示范性媒体管理层。
[0016]图6说明用于存储器操作的示范性状态时间线。
[0017]图7说明数字存储器电路的示范性高速缓存子系统和示范性媒体管理层。
[0018]图8说明数字存储器电路中的示范性系统信号和寄存器集。
[0019]图9说明实践本公开的实施例的示范性方法。
[0020]图10说明实践本公开的实施例的示范性方法。
具体实施方式
[0021]图1说明其中可应用实施例的示范性环境，包含呈CXL ASIC 100的形式的示范性数字存储器电路。
[0022]CXL是用于处理器、存储器和存储器扩展的开放标准高速缓存一致性互连。本质上，CXL技术维持主机装置75存储器空间与所附接的装置上的存储器之间的存储器一致性。(主机装置，在此文件中简单地称为“主机75”，通常具有其自身的处理器且除CXL ASIC之外还有其它存储器。)主机是数据写入命令205和数据读取请求220的来源：ASIC 100经由总线80，例如PCIe八道数据总线80从主机75接收存储器存取请求205、220；ASIC100还经由同一总线80将数据返回给主机75。服务主导总线(SMBus)85传送控制命令和CXL ASIC状态进/出主机75。存储器存取请求205、220可包含主机75的存储器数据读取/写入请求220/205中的任一个或两个。
[0023]CXL ASIC 100还响应于来自主机75的数据请求而从存储器90读取数据以及将数
据写入到存储器90，所述存储器90可为动态随机存取存储器DRAM 90或其它类别的合适的数据存储装置。
[0024]前端105提供用于CXL指令协议(IP)的处置以及介接，包含与PCIe总线80介接，以及CXL.io(输入/输出)协议和CXL mem(存储器)协议的处置。中央控制器110包含媒体管理层(MML)115、高速缓存子系统120和错误管理器125。
[0025]MML 115接收和处理来自前端105的CXL mem请求并且发送读取/写入请求给高速缓存子系统120。MML 115另外监测和调节通过多个数据请求置于数字存储器电路上的多个数字资源需求(例如，缓冲器存取)。高速缓存子系统120接收并提供对从主机75接收的数据的内部高速缓存，进而提高模块的性能和功率效率。
[0026]错误管理器125提供用于所存储的数据的任选低功率芯片猎杀(LPCK)错误检查。后端140提供数据从存储器90到中央控制器110/从中央控制器11本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：响应于专用集成电路ASIC的物理层和处理层操作条件中的至少一个，经由处理器将一或多个阈值存储于所述ASIC的存储器中；监测所述ASIC的物理层操作条件值和处理层性能条件值中的至少一个，所述监测形成经监测值；将所述经监测值与所述所存储的阈值进行比较；和当所述经监测值超过所述所存储的阈值中的至少一个时，节制所述ASIC的处理层性能。2.根据权利要求1所述的方法，其中所述监测和比较大体实时地发生。3.根据权利要求2所述的方法，其中所述物理层操作条件包含ASIC温度和ASIC功率消耗中的至少一个。4.根据权利要求3所述的方法，其中所述处理层性能条件随(i)处于使用中的存储器缓冲器数目、(ii)可用的存储器缓冲器数目和(iii)数据读取/写入操作的数目中的一或多个而变。5.一种方法，其包括：将(i)所述ASIC的一或多个相应物理层操作条件的一或多个相应物理层上限阈值和(ii)所述ASIC的一或多个处理层性能条件的一或多个相应处理层上限值存储于专用集成电路ASIC中以用于控制数字存储器电路；在所述ASIC的实时操作期间监测所述物理层操作条件和所述处理层性能条件两者的实时值；在所述ASIC的所述实时操作期间确定以下各项中的至少一个：(i)物理层操作条件超过所述ASIC的对应上限阈值，以及(ii)处理层性能条件超过所述ASIC的对应上限阈值；和当超过所述上限阈值时，节制所述ASIC的处理层性能。6.根据权利要求5所述的方法，其中所述物理层操作条件包括ASIC温度和ASIC功率消耗中的至少一个，且其中所述物理层上限阈值的所述存储包括存储温度阈值、存储电流耗用阈值和存储功率消耗阈值中的至少一个。7.根据权利要求5所述的方法，其中所述处理层性能条件包括处于使用中的存储器缓冲器数目、可用的存储器缓冲器数目、数据读取操作的数目和数据写入操作的数目中的至少一个；且其中所述一或多个相应处理层上限值的所述存储包括存储所述ASIC的缓冲器最大数目、所述ASIC的空闲缓冲器最小数目以及数据读取请求的数目和数据写入请求的数目中的至少一个。8.根据权利要求5所述的方法，其中节制所述处理层性能包括将反压传送给所述ASIC的前端和与所述ASIC相关联的主机中的至少一个；其中所述主机是数据写入命令和数据读取请求的来源，且其中所述前端从所述主机接收数据写入命令和数据读取请求。9.根据权利要求8所述的方法，其中所述反压阻止读取请求和写入请求中的至少一个在指定数目的时钟循环或指定数目的指令时隙内被所述ASIC处理。
10.根据权利要求5所述的方法，其中经由所述ASIC的性能节制块确定所述ASIC的所述处理层性能的所述节制。11.根据权利要求5所述的方法，其中经由与所述ASIC相关联的中央处理单元CPU确定所述ASIC的所述处理层性能的所述节制，其中所述CPU设置所述ASIC的节制阈值的值。12.根据权利要求7所述的方法，其中经由所述CPU通...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：