逻辑电路与后道互连电路混合键合的三维集成结构及工艺制造技术

本发明专利技术涉及集成电路三维集成技术领域，具体涉及一种逻辑电路与后道互连电路混合键合的三维集成结构及工艺，该三维集成结构包括衬底，所述衬底的上下表面均设置有互连层，所述互连层上键合有芯粒逻辑电路层，且所述互连层上设置有覆盖所述芯粒逻辑电路层的模塑层；其中一侧的模塑层表面设置有再布线层，所述再布线层通过模塑层中的塑料通孔与同侧的所述互连层连接；所述再布线层表面设置有凸点。本发明专利技术的三维集成结构及工艺实现了多芯片逻辑电路层和后道互连层并行制备，采用双面混合键合及双面模塑工艺实现了应力及翘曲调控的优势，多晶硅通孔及塑料通孔的综合使用实现了芯片的三维高密度集成。的三维高密度集成。的三维高密度集成。

【技术实现步骤摘要】
逻辑电路与后道互连电路混合键合的三维集成结构及工艺


[0001]本专利技术涉及集成电路三维集成
，具体涉及一种逻辑电路与后道互连电路混合键合的三维集成结构及工艺。

技术介绍

[0002]小型化和规模化发展的集成电路作为电子产业革命的支柱，极大地推动了现代科学技术发展，推进一系列具有划时代意义的集成电路新工艺、新材料和新装备不断涌现，其制造就是在硅晶圆上执行一系列复杂的化学或物理操作过程，按照晶体管完成前后可以把整个制造过程分为三大部分：晶体管器件部分
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前道工艺、晶体管和金属互连接触部分
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中道工艺以及金属互连部分
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后道工艺。然而，随着晶体管密度的增加和器件尺寸的减小，通过传统方法进一步增加复杂芯片的密度变得困难且昂贵。
[0003]为保证足够的集成度，芯片关键线宽不断减小，工艺难度加大；当单纯依靠尺寸微缩提升芯片性能的空间变小时，目前出现了将不同功能的小芯片集成在一起的新形式，开始将SOC分解成 CPU、IO等芯粒，然后通过系统封装技术将他们集成在一个封装结构内，这是一种非常优异的技术，可根据特定客户的独特需求定制产品。然而Chiplet技术需要更高的互连密度，且需要考量在将这些芯片组装在一起时，如何保持制造流程的高效率问题。目前各芯片制造厂家通常采用先器件制备，再后道互连制备的形式制备芯粒晶圆。传统的晶粒器件
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互连结构有2个缺点：（1）器件及互连结构的制备必须满足先后顺序，只能串行处理，互连制备导致的破坏会带来整个器件的失效；（2）不同芯粒具有不同的互连结构，芯粒集成时需要考虑他们之间的接口问题。

技术实现思路

[0004]针对现有技术的不足，本专利技术的目的是提供一种逻辑电路与后道互连电路混合键合的三维集成结构及工艺，该三维集成结构可以提高集成密度，同时可以降低工艺时间，平衡工艺应力及翘曲，其损耗更小，效率更高。
[0005]为实现上述目的，本专利技术的技术方案为一种逻辑电路与后道互连电路混合键合的三维集成结构，包括衬底，所述衬底的上下表面均设置有互连层，所述互连层上键合有芯粒逻辑电路层，且所述互连层上设置有覆盖所述芯粒逻辑电路层的模塑层；其中一侧的模塑层表面设置有再布线层，所述再布线层通过模塑层中的塑料通孔与同侧的所述互连层连接；所述再布线层表面设置有凸点。
[0006]作为实施方式之一，所述芯粒逻辑电路层包括若干芯粒，位于相邻芯粒之间的互连层中设置有隔离槽。
[0007]作为实施方式之一，所述再布线层包括依次设置于所述模塑层表面的第一介电层、第一种子层、第一再布线层和第一阻焊层，所述塑料通孔露出所述第一介电层，所述第一阻焊层上设置有开孔并露出焊盘区，所述凸点设置于所述焊盘区。
[0008]作为实施方式之一，所述衬底与所述互连层之间设置有钝化层，所述钝化层采用
二氧化硅、氮化硅、氮氧化硅、碳化硅或碳搀杂氧化硅材料。
[0009]作为实施方式之一，所述衬底中设置有导电柱，所述导电柱的两端分别贯穿两侧的所述钝化层并与两侧的所述互连层连接。
[0010]本专利技术还提供一种逻辑电路与后道互连电路混合键合的三维集成工艺，包括如下步骤：S1、提供第一晶圆，减薄后制作导电柱，得到衬底；S2、在衬底的上下表面分别制作互连层；S3、提供第二晶圆，制作逻辑电路，对逻辑电路进行芯片切割，得到多个芯粒；S4、将多个芯粒按照三维集成结构的分布分为上下两层并通过混合键合方式分别与衬底两侧的互连层键合，在衬底的两侧分别形成芯粒逻辑电路层；S5、在两侧的互连层上分别进行模塑，形成模塑层；S6、在其中一侧的模塑层中制作塑料通孔；S7、在制作有塑料通孔的模塑层表面制作再布线层及凸点。
[0011]作为实施方式之一，步骤S2中，在衬底两侧的互连层上分别通过激光、等离子体或者金刚石刀的方式按照区域划分形成隔离槽，将相邻芯粒隔开。
[0012]作为实施方式之一，步骤S4中，在混合键合之前通过化学机械抛光对衬底的上下表面的互连层进行抛光。
[0013]作为实施方式之一，抛光完成后，先对衬底和芯粒进行清洗，去除附着的沾污物，再采用湿法清洗工艺进行表面清洗，然后采用N2或O2或Ar离子对键合面进行表面处理，使被激活的表面介质与水发生反应，在互连层表面和清洗后的芯粒表面上形成OH—悬挂键；最后将多个芯粒分为上下两层并分别与衬底的两面对准，通过键合装置施加预压力，形成稳固的预键合结构，之后退火。
[0014]作为实施方式之一，步骤S7中，再布线层及凸点的制作方法如下：先在具有塑料通孔一侧的模塑层上制作覆盖模塑层表面的第一介电层，对第一介电层刻蚀处理，露出塑料通孔，再在第一介电层上依次制作第一种子层和第一再布线层，然后在第一再布线层上制作第一阻焊层，并对第一阻焊层开孔处理，露出所述第一再布线层的焊盘区，最后在焊盘区进行植球工艺，形成凸点。
[0015]与现有技术相比，本专利技术具有以下有益效果：（1）本专利技术通过在衬底的双面设置互连层，并通过互连层双面键合芯粒逻辑电路层以及双面设置模塑层，可以有效地解决三维集成应力大、易翘曲难题，并且芯片逻辑电路层和后道互连层可以并行制备后混合键合，保证了芯粒器件和互连结构的完整性；（2）本专利技术采用双面互连层结构可以降低信号串扰问题，而且芯粒集成封装中互连结构保持一致性，避免了不同芯粒接口带来的问题；（3）本专利技术中第一晶圆经过减薄后先制备导电柱，再进行双面后道互连层制备，第二晶圆进行逻辑电路制备，逻辑电路经过裂片形成无互连的多个芯粒，多个芯粒按照三维集成结构的分布分为上下两层并分别与衬底的两侧混合键合，然后通过双面模塑技术实现三维集成芯片的系统级封装，接着对其中一侧的模塑料实施塑料通孔、再布线层制备以及植球工艺实现芯片的三维集成，该三维集成结构及工艺实现了多芯片逻辑电路层和后道互连层并行制备，加速了制造效率，同时采用双面混合键合及双面模塑工艺实现了应力及翘
曲调控的优势，通过多晶硅通孔及塑料通孔的综合使用实现了芯片的三维高密度集成。
附图说明
[0016]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0017]图1为本专利技术实施例提供的减薄后的第一晶圆的示意图；图2为本专利技术实施例提供的带有TSV结构的衬底的示意图；图3为本专利技术实施例提供的衬底上下表面制作后道互连层的示意图；图4为本专利技术实施例提供的后道互连层进行局部隔离的示意图；图5为本专利技术实施例提供的逻辑电路切割后形成多个芯粒的示意图；图6为本专利技术实施例提供的多个芯粒与衬底两侧的互连层混合键合的示意图；图7为本专利技术实施例提供的衬底两侧的互连层上形成模塑层的示意图；图8为本专利技术实施例提供的其中一侧模塑层中制备塑料通孔的示意图；图9为本专利技术实施例提供的制备塑料通孔的模塑层表面制作再布线层的示意图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种逻辑电路与后道互连电路混合键合的三维集成结构，其特征在于：包括衬底，所述衬底的上下表面均设置有互连层，所述互连层上键合有芯粒逻辑电路层，且所述互连层上设置有覆盖所述芯粒逻辑电路层的模塑层；其中一侧的模塑层表面设置有再布线层，所述再布线层通过模塑层中的塑料通孔与同侧的所述互连层连接；所述再布线层表面设置有凸点。2.如权利要求1所述的逻辑电路与后道互连电路混合键合的三维集成结构，其特征在于：所述芯粒逻辑电路层包括若干芯粒，位于相邻芯粒之间的互连层中设置有隔离槽。3.如权利要求1所述的逻辑电路与后道互连电路混合键合的三维集成结构，其特征在于：所述再布线层包括依次设置于所述模塑层表面的第一介电层、第一种子层、第一再布线层和第一阻焊层，所述塑料通孔露出所述第一介电层，所述第一阻焊层上设置有开孔并露出焊盘区，所述凸点设置于所述焊盘区。4.如权利要求1所述的逻辑电路与后道互连电路混合键合的三维集成结构，其特征在于：所述衬底与所述互连层之间设置有钝化层，所述钝化层采用二氧化硅、氮化硅、氮氧化硅、碳化硅或碳搀杂氧化硅材料。5.如权利要求4所述的逻辑电路与后道互连电路混合键合的三维集成结构，其特征在于：所述衬底中设置有导电柱，所述导电柱的两端分别贯穿两侧的所述钝化层并与两侧的所述互连层连接。6.一种逻辑电路与后道互连电路混合键合的三维集成工艺，其特征在于，包括如下步骤：S1、提供第一晶圆，减薄后制作导电柱，得到衬底；S2、在衬底的上下表面分别制作互连层；S3、提供第二晶圆，制作逻辑电路，对逻辑电路进行芯片切割，得到多个芯粒；S4、将多个芯粒按照三维集成结构的分布分为上下两层并通过混...

【专利技术属性】
技术研发人员：王诗兆，
申请(专利权)人：湖北芯研投资合伙企业有限合伙，
类型：发明
国别省市：