快闪存储器控制器及使用于快闪存储器控制器的方法技术

本发明专利技术涉及一种快闪存储器控制器及使用于快闪存储器控制器的方法。该控制器用于外部耦接到主机装置和快闪存储器的方法，包括：提供具有多个处理单元的多核心处理器；接收主机装置发送的修剪命令和逻辑区块地址范围；根据处理单元的数量、多个操作的类型、多个操作的执行周期数以及逻辑区块地址范围的部分中的至少一个，将修剪命令的多个操作分成N个执行绪；使用处理单元分别执行N个执行绪；最大化该多个处理单元为忙碌的一执行周期数。多个处理单元为忙碌的一执行周期数。多个处理单元为忙碌的一执行周期数。

【技术实现步骤摘要】
快闪存储器控制器及使用于快闪存储器控制器的方法


[0001]本专利技术系关于一种储存装置机制，尤指一种储存装置及其方法。

技术介绍

[0002]一般来说，当接收到一主机装置所发送的一修剪命令(trim command)时，一传统的存储器控制器可以执行该修剪命令的即时修剪操作。然而，这样对于使用者而言，其需要等待更长的时间段来结束或完成上述的即时修剪操作。或者，传统的存储器控制器也可以执行背景修剪操作，该背景修剪操作由于可以在背景执行，对于使用者而言，其无需等待更长的时间，然而，一旦涉及到其他操作，例如擦除或是写入操作，操作上将变得更加复杂。

技术实现思路

[0003]因此，本专利技术的目的之一在于提供一种快闪存储器控制器及方法，其能够减少结束或完成一修剪命令的操作的等待时间，以解决上述的问题。
[0004]根据本专利技术的实施例，提供了一种外部耦接到主机装置和快闪存储器的快闪存储器控制器。快闪存储器控制器包括第一输入/输出接口电路、总线、第二输入/输出接口电路和多核心处理器。第一输入/输出接口电路耦接于主机装置与快闪存储器控制器的总线之间。第二输入/输出接口电路耦接总线与快闪存储器。多核心处理器具有多个处理单元，每一个处理单元耦接至总线，并用来：接收主机装置所发送并通过第一输入/输出接口电路和总线所传送的一修剪命令和逻辑区块地址范围(logical block address(LBA)range，简称为LBA范围)；根据该LBA范围的多个部分、该多个处理单元的一数量、该修剪命令的多个操作的多个类型及该多个操作的多个执行周期数中的至少一个，将该修剪命令的该多个操作分成N个执行绪(thread)；使用该多个处理单元分别执行该N个执行绪；以及最大化该多个处理单元为忙碌的一执行周期数(number of execution cycles)；其中该N个执行绪包括以下执行绪中的至少一个：一第一执行绪，用来检查在该快闪存储器中所储存的一逻辑对实体地址映射表中所记录的该LBA范围的一状态；一第二执行绪，用来配置一直接存储器存取先进先出缓冲器；一第三执行绪，用来配置该快闪存储器的一先进先出缓冲器；一第四执行绪，用来执行一直接存储器存取服务，该直接存储器存取服务用来将该LBA范围的数据与一对应的有效页计数数据(valid page count(VPC)data，以下简称为VPC数据)从该快闪存储器载入到该直接存储器存取先进先出缓冲器；一第五执行绪，用来执行一存储器服务，该存储器服务用来将该快闪存储器中的该LBA范围的该数据和该对应的VPC数据载入到该快闪存储器的该先进先出缓冲器中；以及，一第六执行绪，用来执行一修剪操作，通过将该对应的VPC数据依次递减1来以擦除该LBA范围的该数据并更新该对应的VPC数据。
[0005]根据本专利技术的实施例，提供了一种用于外部耦接到主机装置和快闪存储器的快闪存储器控制器的方法。该方法包括：提供一第一输入/输出接口电路，耦接于该主机装置与该快闪存储器控制器的一总线之间；提供一第二输入/输出接口电路，耦接于该总线及该快闪存储器；提供具有多个处理单元的一多核心处理器，每一个处理单元耦接到该总线；接收
该主机装置所发送并通过该第一输入/输出接口电路和该总线所传输的一修剪命令与一LBA范围；根据该LBA范围的多个部分、该多个处理单元的一数量、该修剪命令的多个操作的多个类型及该多个操作的多个执行周期数中的至少一个，将该修剪命令的该多个操作分成N个执行绪(thread)；使用该多个处理单元分别执行该N个执行绪；以及，最大化该多个处理单元为忙碌的一执行周期数(number of execution cycles)；其中该N个执行绪包括以下执行绪中的至少一个：一第一执行绪，用来检查在该快闪存储器中所储存的一逻辑对实体地址映射表中所记录的该LBA范围的一状态；一第二执行绪，用来配置一直接存储器存取先进先出缓冲器；一第三执行绪，用来配置该快闪存储器的一先进先出缓冲器；一第四执行绪，用来执行一直接存储器存取服务，该直接存储器存取服务用来将该LBA范围的数据与一对应的VPC数据从该快闪存储器载入到该直接存储器存取先进先出缓冲器；一第五执行绪，用来执行一存储器服务，该存储器服务用来将该快闪存储器中的该LBA范围的该数据和该对应的VPC数据载入到该快闪存储器的该先进先出缓冲器中；以及，一第六执行绪，用来执行一修剪操作，通过将该对应的VPC数据依次递减1来以擦除该LBA范围的该数据并更新该对应的VPC数据。
附图说明
[0006]图1为本专利技术一实施例的一储存装置的示意图。
[0007]图2为本专利技术一实施例图1中的控制器的操作流程图。
[0008]图3为本专利技术另一实施例图1中的控制器的操作的流程图。
[0009]图4为本专利技术一实施例图1中的控制器的操作的范例的流程图。
[0010]图5为本专利技术另一实施例图1中的控制器的操作的另一范例的流程图。
[0011]【符号说明】
[0012]100:储存装置
[0013]101:主机装置
[0014]105:快闪存储器控制器
[0015]110:快闪存储器
[0016]110_1～110_N:记忆单元
[0017]1051:第一输入/输出接口电路
[0018]1052:第二输入/输出接口电路
[0019]1053:缓冲存储器
[0020]1054:只读存储器
[0021]1055:多核心处理器
具体实施方式
[0022]本专利技术旨在于提供储存装置和相应的对称多处理(symmetric multiprocessing，SMP)方法的技术解决方案，其能够同时使用多个处理单元来对多个不同的逻辑区块地址范围(logical block address(LBA)range，以下简称为LBA范围)执行一修剪命令(trim command)或一数据集管理命令操作的多个不同的部分/任务(task)/执行绪(thread)，以尽量减少该修剪命令的一等待时间。该多个处理电路可以被安排为对于多个不同的执行周期
中多个不同的操作作为不同的角色，使得所有或几乎所有的处理单元都可以在一或多个相同的执行周期中位于忙碌状态，从而提高数据处理的效能。在一优选实施例中，本专利技术所提供的方法的目标系尽量令没有任何一个处理单元位于空闲状态，该方法可以尽可能地最大化令几乎所有处理单元都位于忙碌状态的一执行周期数。
[0023]图1为本专利技术一实施例的储存装置100的示意图。该储存装置100可以是固态驱动器(Solid State Drive，SSD)并且包括一快闪存储器控制器105和一快闪存储器110。该快闪存储器控制器105外部耦接到一主机装置101和该快闪存储器110。该主机装置101可以是一手机、一平板电脑或一个人电脑，例如桌上型电脑或笔记型电脑(但不限定)。该快闪存储器控制器105被设置用来为读取、写入或存取该快闪存储器110，而该快闪存储器110被设置用来储存资讯和数据。...

【技术保护点】

【技术特征摘要】
1.一种快闪存储器控制器，用于外接于一主机装置与一快闪存储器，包括有：一第一输入/输出接口电路，耦接在该主机装置与该快闪存储器控制器的一总线之间；该总线；一第二输入/输出接口电路，耦接于该总线与该快闪存储器；以及一多核心处理器，具有多个处理单元，每一个处理单元耦接到该总线，并用来：接收该主机装置所发送并通过该第一输入/输出接口电路和该总线所传输的一修剪命令(trim command)与一逻辑区块地址范围；根据该逻辑区块地址范围的多个部分、该多个处理单元的一数量、该修剪命令的多个操作的多个类型及该多个操作的多个执行周期数中的至少一个，将该修剪命令的该多个操作分成N个执行绪(thread)；使用该多个处理单元分别执行该N个执行绪；以及最大化该多个处理单元为忙碌的一执行周期数(number of execution cycles)；其中该N个执行绪包括以下执行绪中的至少一个：一第一执行绪，用来检查在该快闪存储器中所储存的一逻辑对实体地址映射表中所记录的该逻辑区块地址范围的一状态；一第二执行绪，用来配置一直接存储器存取先进先出缓冲器；一第三执行绪，用来配置该快闪存储器的一先进先出缓冲器；一第四执行绪，用来执行一直接存储器存取服务，该直接存储器存取服务用来将该逻辑区块地址范围的数据与一对应的有效页计数数据从该快闪存储器载入到该直接存储器存取先进先出缓冲器；一第五执行绪，用来执行一存储器服务，该存储器服务用来将该快闪存储器中的该逻辑区块地址范围的该数据和该对应的有效页计数数据载入到该快闪存储器的该先进先出缓冲器中；以及，一第六执行绪，用来执行一修剪操作，通过将该对应的有效页计数数据依次递减1来以擦除该逻辑区块地址范围的该数据并更新该对应的有效页计数数据。2.如权利要求1所述的快闪存储器控制器，其特征在于，该多个处理单元的一数量系等于N的值，而该多核心处理器用于分别分配一个执行绪给每一个处理单元。3.如权利要求1所述的快闪存储器控制器，其特征在于，该多个处理单元的一数量小于N的值。4.如权利要求1所述的快闪存储器控制器，其特征在于，该多核心处理器系将一个执行绪分割为多个子执行绪，该多个子执行绪会在同一执行周期内由多个不同的处理单元所执行。5.如权利要求4所述的快闪存储器控制器，其特征在于，被分割的该执行绪是该第四执行绪、该第五执行绪或该第六执行绪。6.如权利要求1所述的快闪存储器控制器，其特征在于，该多核心处理器系将一个执行绪分割为多个子执行绪，该多个子执行绪会由单一个处理单元在多个不同的执行周期期间所执行。7.如权利要求6所述的快闪存储器控制器，其特征在于，被分割的该执行绪是该第四执行绪、该第五执行绪或该第六执行绪。8.如权利要求1所述的快闪存储器控制器，其特征在于，该多核心处理器系将多个执行绪合并为一较大的执行绪，该较大的执行绪系由单一个处理单元在连续的执行周期期间所执行。
9.如权利要求8所述的快闪存储器控制器，其特征在于，被合并的该多个执行绪是一组该第一执行绪、该第二执行绪和该第三执行绪的组合、一组该第四执行绪和该第六执行绪的组合或是一组该第五执行绪与该第六执行绪的组合。10.如权利要求1所述的快闪存储器控制器，其特征在于，该快闪存储器控制器通过多个通道耦接于该快闪存储器，并且该多核心处理器将每一个通道的多个执行绪合并为由单一个处理单元在连续执行周期期间所执行的一较大的执行绪，以及被合并的该多个执行绪是...

【专利技术属性】
技术研发人员：洪文琦，邱皇智，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：