高速跳频的零中频接收机及其控制方法技术

本申请涉及信号传输技术领域，提出了一种高速跳频的零中频接收机及其控制方法，包括：低噪声放大器、可变增益放大器、IQ解调器、ADC模块和LO模块；低噪声放大器，用于将零中频接收机实时接收的射频信号进行放大处理，得到第一射频信号，其中，射频信号包括跳频射频信号；可变增益放大器，用于将第一射频信号进行增益的调整放大，得到第二射频信号；LO模块，用于输出与当前第二射频信号的频率相同的本振频率信号；IQ解调器，用于将第二射频信号与本振频率信号进行混频后，转换为基带信号；ADC模块，用于对基带信号进行采样。通过该方案，不需要跳频序列码表，可以支持随机跳频系统，使得系统体积、重量、功耗、成本都能得到降低。成本都能得到降低。成本都能得到降低。

【技术实现步骤摘要】
高速跳频的零中频接收机及其控制方法


[0001]本申请涉及信号传输
，尤其涉及一种高速跳频的零中频接收机及其控制方法。

技术介绍

[0002]常见的跳频接收机一般采用超外差接收机架构或零中频接收机架构。超外差接收机一般采用两次变频的方式实现，第一次变频为高中频，一般采用支持跳频的本振(下称LO)通过混频将射频信号下变频到高中频，第二次变频再将高中频下变频到低中频。这种超外差接收机方案整个系统结构比较复杂，体积较大，射频输入前端需要镜像抑制滤波器，而且镜像抑制要求很高，难于集成，超外差接收机成本较高。
[0003]零中频接收机采用一次变频的方式实现，通过支持跳频的LO把射频信号变频为基带信号。在这种架构中，为了实现高速跳频，跳频的LO一般采用两个锁相环(下称PLL)实现。其控制策略如下：先对PLL1进行初始频率预置，在跳频切换时刻之前对PLL2的频率预置，然后再跳频切换到PLL2的频率，如此循环往复，交替切换两个PLL的输出。具体地，如图1所示，接收机接收的射频信号，经过低噪声放大器放大后，经过一个可变增益放大器进行增益的调整放大后，送入IQ解调器，与LO信号混频后，把射频信号转换为基带信号，送入ADC采样。
[0004]LO信号包括两个PLL模块PLL1和PLL2和一个开关模块。
[0005]跳频时的LO工作过程是这样的：
[0006]1、当工作在频率F1时，PLL1的频率锁定到F1，这个时候开关切换到PLL1；
[0007]2、根据跳频码表，F1之后的下一个工作频率是F2，PLL2提前准备好，锁定到F2，等待工作频率切换到F2；
[0008]3、开始跳频到F2，开关切换到PLL2，此时的PLL2的频率切换为F2；
[0009]4、根据跳频码表，下一个频率为F3，PLL1的频率提前准备好，锁定到F3，等待下一次的跳频频率切换；
[0010]5、如此循环，就可以实现LO的跳频频率切换。
[0011]这种传统的跳频方法的缺点是需要两个PLL模块，而且必须提前知道跳频码表。对于没有跳频码表的随机跳频系统的应用场景，这种方法就无法实现，且增加了成本，无法满足随机跳频系统的要求。

技术实现思路

[0012]本申请实施例提供了一种高速跳频的零中频接收机及其控制方法，旨在解决相关技术中零中频接收机无法满足随机跳频系统要求的技术问题。
[0013]第一方面，本申请实施例提供了一种高速跳频的零中频接收机，包括：
[0014]低噪声放大器、可变增益放大器、IQ解调器、ADC模块和LO模块；
[0015]所述低噪声放大器，用于将所述零中频接收机实时接收的射频信号进行放大处理，得到第一射频信号，其中，所述射频信号包括跳频射频信号；
[0016]所述可变增益放大器，用于将所述第一射频信号进行增益的调整放大，得到第二射频信号；
[0017]所述LO模块，用于输出与当前第二射频信号的频率相同的本振频率信号；
[0018]所述IQ解调器，用于将所述第二射频信号与本振频率信号进行混频后，转换为基带信号；
[0019]所述ADC模块，用于对所述基带信号进行采样。
[0020]在一个实施例中，优选地，所述LO模块包括：PLL锁相环、处理单元和寄存器；
[0021]所述处理单元，用于对PLL锁相环对应的整个频率输出范围进行校准，以得到校准数据；
[0022]所述寄存器，用于存储所述校准数据；
[0023]所述处理单元还用于：根据所述第二射频信号的频率和校准数据，确定目标锁定频率；
[0024]所述PLL锁相环，用于锁定并输出所述目标锁定频率。
[0025]在一个实施例中，优选地，所述处理单元具体用于：
[0026]将PLL锁相环对应的整个频率输出范围进行分段处理，以得到多个频率范围段；
[0027]确定每个频率范围段对应的校准频率和数据地址；
[0028]将所述频率范围段、校准频率和数据地址作为校准数据关联存储至所述寄存器中。
[0029]在一个实施例中，优选地，所述处理单元具体用于：
[0030]按照预设频率间隔，将PLL锁相环对应的整个频率输出范围进行分段处理。
[0031]在一个实施例中，优选地，所述处理单元具体用于：
[0032]确定与当前第二射频信号的频率相同的目标频率；
[0033]根据所述校准数据和所述目标频率，确定所述目标频率所属的目标频率范围段；
[0034]确定所述目标频率范围段对应的校准频率；
[0035]根据所述校准频率对应的数据地址获取数据，以使所述PLL锁相环根据所述数据锁定并输出所述目标锁定频率。
[0036]第二方面，本申请实施例提供了一种高速跳频的零中频接收机的控制方法，用于零中频接收机，所述零中频接收机包括低噪声放大器、可变增益放大器、IQ解调器、ADC模块和LO模块，所述控制方法包括：
[0037]通过所述低噪声放大器将所述零中频接收机实时接收的射频信号进行放大处理，得到第一射频信号；
[0038]通过所述可变增益放大器将所述第一射频信号进行增益的调整放大，得到第二射频信号；
[0039]通过所述LO模块输出与当前第二射频信号的频率相同的本振频率信号；
[0040]通过所述IQ解调器将所述第二射频信号与本振频率信号进行混频后，转换为基带信号；
[0041]通过所述ADC模块对所述基带信号进行采样。
[0042]在一个实施例中，优选地，输出与当前第二射频信号的频率相同的本振频率信号，包括：
[0043]对PLL锁相环对应的整个频率输出范围进行校准，以得到校准数据，并通过寄存器存储所述校准数据；
[0044]根据所述第二射频信号的频率和校准数据，确定目标锁定频率，并通过所述PLL锁相环锁定并输出所述目标锁定频率。
[0045]在一个实施例中，优选地，所述方法还包括：
[0046]将PLL锁相环对应的整个频率输出范围进行分段处理，以得到多个频率范围段；
[0047]确定每个频率范围段对应的校准频率和数据地址；
[0048]将所述频率范围段、校准频率和数据地址作为校准数据关联存储至所述寄存器中。
[0049]在一个实施例中，优选地，所述方法还包括：
[0050]按照预设频率间隔，将PLL锁相环对应的整个频率输出范围进行分段处理。
[0051]在一个实施例中，优选地，所述方法还包括：
[0052]确定与当前第二射频信号的频率相同的目标频率；
[0053]根据所述校准数据和所述目标频率，确定所述目标频率所属的目标频率范围段；
[0054]确定所述目标频率范围段对应的校准频率；
[0055]根据所述校准频率对应的数据地址获取数据，以使所述PLL锁相环根据所述数据锁定并输出所述目标锁定频率。
[0056]以上高速跳频本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速跳频的零中频接收机，其特征在于，包括：低噪声放大器、可变增益放大器、IQ解调器、ADC模块和LO模块；所述低噪声放大器，用于将所述零中频接收机实时接收的射频信号进行放大处理，得到第一射频信号，其中，所述射频信号包括跳频射频信号；所述可变增益放大器，用于将所述第一射频信号进行增益的调整放大，得到第二射频信号；所述LO模块，用于输出与当前第二射频信号的频率相同的本振频率信号；所述IQ解调器，用于将所述第二射频信号与本振频率信号进行混频后，转换为基带信号；所述ADC模块，用于对所述基带信号进行采样。2.根据权利要求1所述的高速跳频的零中频接收机，其特征在于，所述LO模块包括：PLL锁相环、处理单元和寄存器；所述处理单元，用于对PLL锁相环对应的整个频率输出范围进行校准，以得到校准数据；所述寄存器，用于存储所述校准数据；所述处理单元还用于：根据所述第二射频信号的频率和校准数据，确定目标锁定频率；所述PLL锁相环，用于锁定并输出所述目标锁定频率。3.根据权利要求2所述的高速跳频的零中频接收机，其特征在于，所述处理单元具体用于：将PLL锁相环对应的整个频率输出范围进行分段处理，以得到多个频率范围段；确定每个频率范围段对应的校准频率和数据地址；将所述频率范围段、校准频率和数据地址作为校准数据关联存储至所述寄存器中。4.根据权利要求2所述的高速跳频的零中频接收机，其特征在于，所述处理单元具体用于：按照预设频率间隔，将PLL锁相环对应的整个频率输出范围进行分段处理。5.根据权利要求2所述的高速跳频的零中频接收机，其特征在于，所述处理单元具体用于：确定与当前第二射频信号的频率相同的目标频率；根据所述校准数据和所述目标频率，确定所述目标频率所属的目标频率范围段；确定所述目标频率范围段对应的校准频率；根据所述校准频率对应的数据地址获取数据，以使所述PLL锁相环根据所...

【专利技术属性】
技术研发人员：陈康，汪敏，吕文龙，
申请(专利权)人：珠海笛思科技有限公司，
类型：发明
国别省市：