深沟槽隔离结构的形成方法技术

本发明专利技术提供一种深沟槽隔离结构的形成方法，其特征在于，包括：提供衬底，所述衬底上设有外延叠层；分次于所述外延叠层内形成若干第一沟槽隔离结构及若干第二沟槽隔离结构；其中，所述第一沟槽隔离结构与所述第二沟槽隔离结之间相交。通过分次于所述外延叠层内形成第一沟槽隔离结构及第二沟槽隔离结构，规避不同方向的沟槽之间相交点硅外延填充困难的问题；在此基础上，根据外延填充能力和电路版图合理设定沟槽隔离结构的长度和分布，灵活地调整交汇盲点的位置和密度，提升了图形传感器的设计灵活性。灵活性。灵活性。

【技术实现步骤摘要】
深沟槽隔离结构的形成方法


[0001]本专利技术涉及半导体
，具体涉及一种深沟槽隔离结构的形成方法。

技术介绍

[0002] 随着图像传感技术的发展，CMOS图像传感器（CMOS image sensor，CIS）逐渐取代CCD图像传感器应用于各类电子产品中。
[0003]为发展小尺寸的像素单元用于CIS，需要解决满阱容量、白点、串扰和感光度等诸多方面的性能问题，对于像素单元之间的隔离必须予以加强。
[0004]通常，在像素单元四周，采用离子注入方法形成P型隔离区，用作相邻像素单元之间的电学隔离。小尺寸的像素单元在表面尺寸微缩的同时，在深度方向有所拓展，受限于掩膜的阻挡能力，以及注入的浓度及分布，离子注入方法已不再满足小尺寸、高性能CIS的发展需要。

技术实现思路

[0005]本专利技术的目的在于提供一种深沟槽隔离结构的形成方法，采用外延填充形成P型隔离区，并解决相交的深沟槽隔离结构之间的外延填充问题。
[0006]基于以上考虑，本专利技术的提供一种深沟槽隔离结构的形成方法，包括：提供衬底，所述衬底上设有外延叠层；分次于所述外延叠层内形成若干第一沟槽隔离结构及若干第二沟槽隔离结构；其中，所述第一沟槽隔离结构与所述第二沟槽隔离结之间相交。
[0007]优选的，分次于所述外延叠层内形成若干第一沟槽隔离结构及若干第二沟槽隔离结构包括：形成若干第一沟槽隔离结构之前或之后形成若干第二沟槽隔离结构。
[0008]优选的，分次形成若干第一/第二沟槽隔离结构包括：分次于所述外延叠层内形成对应的若干第一/第二沟槽；分次采用第一/第二外延生长法，于对应的各第一/第二沟槽内填充对应的第一/第二外延隔离层，形成对应的若干第一/第二沟槽隔离结构。
[0009]优选的，所述第一/第二外延隔离层的材料相同或不同。
[0010]优选的，所述外延叠层包括感光层，所述第一/第二沟槽均设于所述感光层内。
[0011]优选的，所述感光层、及所述第一/第二外延隔离层之间的晶向不同。
[0012]优选的，所述感光层、及所述第一/第二外延隔离层之间的晶向相互正交。
[0013]优选的，所述外延叠层还包括缓冲叠层，所述缓冲叠层设于所述感光层下。
[0014]优选的，所述第一/第二沟槽均贯穿所述感光层，且延伸至所述缓冲叠层内。
[0015]优选的，所述缓冲叠层包括第一/第二缓冲层，所述外延叠层还包括外延功能层，所述外延功能层设于所述第一/第二缓冲层之间。
[0016]优选的，所述第一/第二沟槽均贯穿所述感光层和缓冲叠层，且延伸至所述第一缓冲层内。
[0017]优选的，所述第一/第二沟槽均延伸至所述外延功能层内，且底面之间相平齐。
[0018]优选的，所述第一/第二沟槽均贯穿所述第一缓冲层，且延伸至所述外延功能层
内。
[0019]优选的，所述第一/第二沟槽的侧壁及底部覆盖有本征外延层，所述第一/第二外延隔离层对应设于所述第一/第二沟槽底部及底部的所述本征外延层上。
[0020]优选的，部分所述第二沟槽隔离结构分别贯穿部分所述第一沟槽隔离结构；部分所述第一沟槽隔离结构分别贯穿部分所述第二沟槽隔离结构。
[0021]优选的，第一方向垂直于第二方向；其中，沿所述第一方向，所述第一沟槽隔离结构之间成排设置，各所述第一沟槽隔离结构具有相对的第一端及第一长度，所述第二沟槽隔离结构之间成列设置；沿所述第二方向，各所述第二沟槽具有相对的第二端及第二长度；沿所述第二方向，不同列相邻的第二沟槽隔离结构至少贯穿一同一所述第一沟槽隔离结构；或，沿所述第一方向，不同排相邻的第一沟槽隔离结构至少贯穿一同一所述第二沟槽隔离结构。
[0022]优选的，部分不同排相邻或相隔的第一端之间对齐，且分别被另一同一所述第二沟槽隔离结构所贯穿；或，部分不同列相邻或相隔的第二端之间对齐，且分别被另一同一所述第一沟槽隔离结构所贯穿。
[0023]优选的，部分同排相邻的第一端分别相交或相接于部分同列相邻的第二端。
[0024]优选的，所述第一长度小于或等于所述第二长度。
[0025]本专利技术通过分次于所述外延叠层内形成第一沟槽隔离结构及第二沟槽隔离结构，规避不同方向的沟槽之间的相交点的填充困难；在此基础上，根据外延填充能力和电路版图合理设计第一/第二沟槽隔离结构的长度和分布，灵活地调整交汇盲点的密度和位置，提升了图形传感器的设计灵活性。
附图说明
[0026]通过参照附图阅读以下所作的对非限制性实施例的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。
[0027]图1～图4示出本专利技术实施例的一种深沟槽隔离结构的形成方法的过程结构示意图；图5示出本专利技术实施例一的第一/第二沟槽隔离结构的版图示意图；图6示出本专利技术实施例一的第一/第二沟槽隔离结构叠加的版图示意图；图7示出本专利技术实施例二的第一/第二沟槽隔离结构的版图示意图；图8示出本专利技术实施例二的第一/第二沟槽隔离结构叠加的版图示意图；图9示出本专利技术实施例三的第一/第二沟槽隔离结构的版图示意图；图10示出本专利技术实施例三的第一/第二沟槽隔离结构叠加的版图示意图；图11示出本专利技术实施例四的第一/第二沟槽隔离结构的版图示意图；图12示出本专利技术实施例四的第一/第二沟槽隔离结构叠加的版图示意图。
[0028]贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。
具体实施方式
[0029]为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容做进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也
涵盖在本专利技术的保护范围内。
[0030]需要说明的是，在下述的具体实施方式中，在详述本专利技术的实施方式时，为了清楚地表示本专利技术的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本专利技术的限定来加以理解。
[0031]现有技术中，采用于外延生长工艺，于深沟槽内形成P型隔离区，但是不同方向的深沟槽之间的交汇处容易出现空洞、位错等晶体缺陷，严重影响像素单元的电学性能。
[0032]本专利技术于衬底上形成外延叠层，分次于所述外延叠层内形成若干第一沟槽隔离结构及若干第二沟槽隔离结构；其中，所述第一沟槽隔离结构与所述第二沟槽隔离结之间相交。
[0033]通过于形成若干第一沟槽隔离结构之前或之后，再形成若干第二沟槽隔离结构，部分所述第二沟槽隔离结构分别贯穿部分所述第一沟槽隔离结构；部分所述第一沟槽隔离结构分别贯穿部分所述第二沟槽隔离结构，解决不同方向的沟槽隔离结构之间的交汇处的晶体结构不匹配的问题，避免出现空洞及位错。
[0034]为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细地说明。
[0035]实施例一请参考图1，提供衬底101，所述衬底101上设有外延叠层。
[0036]所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种深沟槽隔离结构的形成方法，其特征在于，包括：提供衬底，所述衬底上设有外延叠层；分次于所述外延叠层内形成若干第一沟槽隔离结构及若干第二沟槽隔离结构；其中，所述第一沟槽隔离结构与所述第二沟槽隔离结之间相交。2.如权利要求1所述的深沟槽隔离结构的形成方法，其特征在于，分次于所述外延叠层内形成若干第一沟槽隔离结构及若干第二沟槽隔离结构包括：形成若干第一沟槽隔离结构之前或之后形成若干第二沟槽隔离结构。3.如权利要求2所述的深沟槽隔离结构的形成方法，其特征在于，分次形成若干第一/第二沟槽隔离结构包括：分次于所述外延叠层内形成对应的若干第一/第二沟槽；分次采用第一/第二外延生长法，于对应的各第一/第二沟槽内填充对应的第一/第二外延隔离层，形成对应的若干第一/第二沟槽隔离结构。4.如权利要求3所述的深沟槽隔离结构的形成方法，其特征在于，所述第一/第二外延隔离层的材料相同或不同。5.如权利要求3所述的深沟槽隔离结构的形成方法，其特征在于，所述外延叠层包括感光层，所述第一/第二沟槽均设于所述感光层内。6.如权利要求5所述的深沟槽隔离结构的形成方法，其特征在于，所述感光层、及所述第一/第二外延隔离层之间的晶向不同。7.如权利要求6所述的深沟槽隔离结构的形成方法，其特征在于，所述感光层、及所述第一/第二外延隔离层之间的晶向相互正交。8.如权利要求5所述的深沟槽隔离结构的形成方法，其特征在于，所述外延叠层还包括缓冲叠层，所述缓冲叠层设于所述感光层下。9.如权利要求8所述的深沟槽隔离结构的形成方法，其特征在于，所述第一/第二沟槽均贯穿所述感光层，且延伸至所述缓冲叠层内。10.如权利要求9所述的深沟槽隔离结构的形成方法，其特征在于，所述缓冲叠层包括第一/第二缓冲层，所述外延叠层还包括外延功能层，所述外延功能层设于所述第一/第二缓冲层之间。11.如权利...

【专利技术属性】
技术研发人员：陈林，孙玉鑫，许乐，付文，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：