一种基于电荷再分配的存内计算电路制造技术

本发明专利技术提供了一种基于电荷再分配的存内计算电路，属于半导体(Semiconductor)和CMOS超大规模集成电路(ULSI)中的非挥发性存储器(Non

【技术实现步骤摘要】
一种基于电荷再分配的存内计算电路


[0001]本专利技术属于半导体(Semiconductor)和CMOS超大规模集成电路(ULSI)中的非挥发性存储器(Non
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volatile Memory)与存内计算(Compute
‑
In
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Memory)
，具体涉及一种使用非挥发性存储器阵列进行向量矩阵乘法计算(Vector Matrix Multiplication)的计算阵列与外围电路。

技术介绍

[0002]随着人工智能与深度学习技术的发展，人工神经网络在自然语言处理、图像识别、自动驾驶、图神经网络等领域得到了广泛的应用。然而逐渐增大的网络规模导致数据在内存与传统计算设备如CPU与GPU间的搬运消耗了大量的能量，这被称为冯诺依曼瓶颈。在人工神经网络算法中占据最主要部分的计算为向量矩阵乘法计算(Vector Matrix Multiplication)。基于非挥发性存储器(Non
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volatile Memory)的存内计算(Compute
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In
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Memory)，把权重存储在非挥发性存储器单元中，并在阵列中进行模拟向量矩阵乘法计算，避免了数据在内存与计算单元间的频繁搬运，被认为是一种有希望解决冯诺依曼瓶颈的途径。
[0003]图1为基于非挥发性器件阵列进行向量矩阵乘法的示意图。非挥发性存储器器件如RRAM、PCRAM、MRAM、FeRAM、FeFET等在权值写入后，把权值存储在器件的电导值上。器件组织成阵列的形式，从一端输入电压作为向量矩阵乘法的输入，阵列中通过欧姆定律与基尔霍夫定律计算，在阵列的另一端得到的电流为向量矩阵乘法的求和结果。阵列中器件单元可以使用1R器件或1T1R器件。输入可以通过数模转换器(DAC)输入多值电压，或通过缓冲器(Buffer)输入二值电压。求和结果通常使用模数转换器(ADC)读出。由于模数转换器面积与阵列单元面积在长度上不匹配，通常使用多路选择器(MUX)让阵列中多个列共用一个模数转换器。由于1T1R器件单元可以避免写串扰的问题，在较大的阵列中通常使用1T1R的器件。在约定的命名方式中，把连接晶体管栅极的线称为字线(Word Line，WL)，连接晶体管源极的线称为源线(Source Line，SL)，连接器件一端的线称为位线(Bit Line，BL)。
[0004]两种传统的使用1T1R阵列计算向量矩阵乘法的电路如图2(a)(b)。图2(a)中，输入使用数模转换器输入多值电压或通过缓冲器输入二值电压，输出使用运放钳位位线电压。在位线上根据基尔霍夫定律进行电流求和后，此电流通过运放与电阻组成的跨阻放大器(Trans
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Impedance Amplifier，TIA)转换成电压，最后通过模数转换器读出。图2(b)中，先把位线(BL)寄生电容预充到固定电压，然后把源线接地，在字线上施加输入脉冲。位线寄生电容上损失的电荷量等于每个器件上流过电荷量之和，所以位线下降电压等于输入乘以权重的向量矩阵乘法计算结果，最后通过模数转换器读出此电压。
[0005]然而传统的存内计算电路存在以下问题：图2(a)中，由于存在直流过程，在阵列与运放中都有较大电流，影响系统能效进一步提高。图2(b)中，不存在直流过程，因此可以达到较高能效。但由于位线寄生电容通常较小，同时开启行数少，影响计算并行度并增加了模数转换器工作次数。同时由于位线寄生电容小，在不同的输入与权重乘积下不能保持位线
上电压稳定，因此计算结果存在非线性。最后图2(b)中由于在晶体管栅极输入，只能输入二值电压，无法通过多值电压高效完成输入。

技术实现思路

[0006]针对以上现有技术中存在的问题，本专利技术提出了一种基于电荷再分配的存内计算电路，利用电荷再分配原理实现向量矩阵乘法计算，整个计算过程中只有电荷转移过程且没有直流电流，极大降低计算功耗；设计的存内计算电路同时实现了钳位求和、正负列求差、模拟移位相加与模数转换功能，相比分别独立实现以上模块降低了面积开销。
[0007]本专利技术的技术方案如下：
[0008]一种基于电荷再分配的存内计算电路，包括权重按位差分存储阵列及其外围电路。所述权重按位差分存储阵列采用m行n列非挥发性存储单元构成，将每一行相邻两列的存储单元组成一个按位差分对，把一个x比特有符号权重W表示成两个(x
‑
1)比特无符号权重相减：W＝WP[(x
‑
1):0]‑
WN[(x
‑
1):0]，WP与WN是两个(x
‑
1)比特无符号数，分别代表权重的正值与负值，在权重按位差分存储阵列中，WP[0]与WN[0]组成一个按位差分对，存储到一行中相邻的两个存储单元，一行中连续2*(x
‑
1)个存储单元，共分为(x
‑
1)个按位差分对，按低位在右、高位在左的顺序依次存入(x
‑
1)对的无符号权重，一行存储个x比特有符号权重，m行n列阵列共存储个x比特有符号权重，每个差分对列的两条位线BL+、BL
‑
与一个多功能输出单元相连，共需连个多功能输出单元；所述权重按位差分存储阵列每行源线的一端连接一个多路选择器，多路选择器用于选择多值输入电压中的一个电压输入到阵列的源线，源线上存在对地寄生电容C
SL
，C
SL
上存储的电荷量正比于本行源线上的输入电压；所述按位差分存储阵列每行字线都连到同一个字线驱动，字线驱动用于控制阵列中晶体管栅极闭合与断开；所述按位差分存储阵列的权重值通过读写电路写入阵列中存储单元。
[0009]进一步，所述多功能输出单元包括两个运算放大器OP1与OP2、五个电容C
s1
、C
s2
、C
s3
、C
i1
、C
i2
、两个反相器INV1、INV2、数字输出线Dout、一个多路选择器和若干个电路开关，其中五个电容大小关系是：C
i1
＝C
i2
，C
s1
＝C
s2
＝C
s3
；其中运算放大器OP1与OP2与按位差分存储阵列中的差分对两条位线BL+、BL
‑
相连；多功能输出单元通过控制不同的电路开关实现电路的钳位求和功能、正负列结果求差功能、模拟移位相加功能和模数转换功能；多功能输出单元输出的数字转换结果储存在移位寄存器，最后送入输出寄存器。
[0010]进一步，所述每行源线连接的多路选择器间是串联结构。
[0011]进一步，所述构成阵列的非挥发性存储单元是RRAM、PCRAM、MRAM、FeRAM、FeFET。
[0012]进一步，所述外围电路包括线性稳压器和输入寄存器，分别与多路选择器连接，线性稳压器用于产生多值输入电压，输入寄存器用于保存多值输入电压。
[0013]进一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于电荷再分配的存内计算电路，其特征在于，包括权重按位差分存储阵列及其外围电路，所述权重按位差分存储阵列采用m行n列非挥发性存储单元构成，将每一行相邻两列的存储单元组成一个按位差分对，把一个x比特有符号权重W表示成两个(x
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1)比特无符号权重相减：W＝WP[(x
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1):0]
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WN[(x
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1):0]，WP与WN是两个(x
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1)比特无符号数，分别代表权重的正值与负值，在权重按位差分存储阵列中，WP[0]与WN[0]组成一个按位差分对，存储到一行中相邻的两个存储单元，一行中连续2*(x
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1)个存储单元，共分为(x
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1)个按位差分对，按低位在右、高位在左的顺序依次存入(x
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1)对的无符号权重，一行存储个x比特有符号权重，m行n列阵列共存储个x比特有符号权重，每个差分对列的两条位线BL+、BL
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与一个多功能输出单元相连，共需连个多功能输出单元；所述权重按位差分存储阵列每行源线的一端连接一个多路选择器，多路选择器用于选择多值输入电压中的一个电压输入到阵列的源线，源线上存在对地寄生电容C
SL
，C
SL
上存储的电荷量正比于本行源线上的输入电压；所述按位差分存储阵列每行字线都连到同一个字线驱动，字线驱动用于控制阵列中晶体管栅极闭合与断开；所述按位差分存储阵列的权重值通过读写电路写入阵列中存储单元。2.如权利要求1所述的基于电荷再分配的存内计算电路，其特征在于，所述多功能输出单元包括两个运算放大器OP1与OP2、五个电容C
s1
、C
s2
、C
s3
、C
i1
、C
i2
、两个反相器INV1、INV2、数字输出线Dout、一个多路选择器和若干个电路开关，其中五个电容大小关系是：C
i1
＝C
i2
，C
s1
＝C
s2
＝C
s3
；其中运算放大器OP1与OP2与按位差分存储阵列中的差分对两条位线BL+、BL
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相连；多功能输出单元通过控制不同的电路开关实现电路的钳位求和功能、正负列结果求差功能、模拟移位相加功能和模数转换功能；多功能输出单元输出的数字转换结果储存在移位寄存器，最后送入输出寄存器。3.如权利要求1所述的基于电荷再分配的存内计算电路，其特征在于，所述每行源线连接的多路选择器间是串联结构。4.如权利要求1所述的基于电荷再分配的存内计算电路，其特征在于，所述构成阵列的非挥发性存储单元是RRAM、PCRAM、MRAM、FeRAM、FeFET。5.如权利要求1所述的基于电荷再分配的存内计算电路，其特征在于，所述外围电路包括线性稳压器和输入寄存器，分别与多路选择器连接，线性稳压器用于产生多值输入电压，输入寄存器用于保存多值输入。6.如权利要求1所述的基于电荷再分配的存内计算电路，其特征在于，所述外围电路包括参考电压产生器，用于产生所有多功能输出单元共用的四...

【专利技术属性】
技术研发人员：蔡一茂，杨韵帆，王宗巍，
申请(专利权)人：北京大学，
类型：发明
国别省市：