本公开涉及一种半导体装置及其制造方法。本文所述的一些实施方式提供了在其中形成缓冲区域在装置的源极/漏极区域下方的技术及半导体装置。配置缓冲区域以减少、预防及/或阻挡掺质从源极/漏极区域迁移到装置的其他区域，例如相邻于鳍片结构的平台区域。在一些实施方式中，侧壁层位于介于缓冲区域及平台区域之间。额外地或可替代地，包括介电气体的介电区域可以在介于缓冲区域及源极/漏极区域之间。域可以在介于缓冲区域及源极/漏极区域之间。域可以在介于缓冲区域及源极/漏极区域之间。
【技术实现步骤摘要】
半导体装置及其制造方法
[0001]本公开实施例是关于半导体装置及其制造方法，特别是关于包括缓冲区域的半导体装置及其制造方法。
技术介绍
[0002]诸如鳍式场效晶体管(fin field effect transistors，finFET)及纳米结构晶体管(nanostructure transistors)(例如，纳米线(nanowire)晶体管、纳米片(nanosheet)晶体管、全绕式栅极(gate
‑
all
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around，GAA)晶体管、多桥通道(multi
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bridge channel)晶体管、纳米带(nanoribbon)晶体管)的鳍片类(fin
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based)晶体管是三维结构，所述三维结构包括在作为三维结构的半导体基板上方延伸的鳍片(或鳍片的一部分)中的通道区域。配置栅极结构，以控制在通道区域中的电荷载子的流动且围绕(wraps around)半导体材料的鳍片。举例而言，在finFET中，栅极结构围绕鳍片的三个侧面(且因此围绕通道区域)，从而能够增加对通道区域的控制(且因此增加finFET的切换)。作为另一范例，在纳米结构晶体管中，栅极结构围绕在鳍片结构中的多个通道区域，使得栅极结构环绕(surrounds)多个通道区域中的每一个。
技术实现思路
[0003]一实施例提供了一种半导体装置。所述半导体装置包括多个纳米结构通道、平台区域、缓冲区域、源极/漏极区域及侧壁层(sidewall layer)。多个纳米结构通道在半导体基板上方。其中，多个纳米结构通道沿着垂直于半导体基板的方向排列。平台区域在多个纳米结构通道下方。缓冲区域相邻于平台区域。源极/漏极区域在缓冲区域之上且相邻于多个纳米结构通道。侧壁层介于缓冲区域及平台区域之间。
[0004]另一实施例提供了一种半导体装置。所述半导体装置包括多个纳米结构通道、平台区域、缓冲区域、源极/漏极区域及介电区域。多个纳米结构通道在半导体基板上方。其中，多个纳米结构通道沿着垂直于半导体基板的方向排列。平台区域在多个纳米结构通道下方。缓冲区域相邻于平台区域。源极/漏极区域在缓冲区域之上且相邻于多个纳米结构通道。介电区域包括气体，且介于缓冲区域的顶表面及源极/漏极区域的底表面之间。
[0005]又一实施例提供了一种半导体装置的制造方法。所述方法包括形成鳍片结构。形成包括锥形区域的凹部，且所述锥形区域在介于鳍片结构的平台区域之间的鳍片结构中。形成包括侧壁部分的内间隔物层，且所述侧壁部分在凹部的两侧壁的一部分上。其中，两侧壁的所述部分对应于平台区域的侧壁。形成包括介于侧壁部分之间的一部分的第一外延层。形成第二外延层的第一部分在第一外延层的所述部分之上。形成第二外延层的第二部分在第二外延层的第一部分之上，使得气隙形成在介于第二外延层的第一部分及第二外延层的第二部分之间。
附图说明
[0006]根据以下的详细说明并配合所附图式阅读，能够最好的理解本公开的态样。须提醒的是，根据本产业的标准作业，各种部件未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
[0007]图1是可以在其中实施本文描述的系统及/或方法的范例环境图。
[0008]图2是本文描述的范例半导体结构图。
[0009]图3A至图3U、图4A至图4E、图5A至图5D、图6A至图6C、图7、图8A至图8D、图9A及图9B是本文描述的范例实施方式的图。
[0010]图10是本文描述的一或多个装置的范例组件图。
[0011]图11是与形成本文所述的半导体装置相关的范例制程的流程图。
[0012]其中，附图标记说明如下：
[0013]100：环境
[0014]102，104，106，108，110，112，114：工具
[0015]200，1000：装置
[0016]202：半导体基板
[0017]204，204a，204b：鳍片结构
[0018]206：浅沟槽隔离区域
[0019]208：通道
[0020]210：源极/漏极区域
[0021]212：栅极结构
[0022]214：层间介电层
[0023]300，400，500，600，700，800，900：实施方式
[0024]302：层叠堆叠物
[0025]304：第一层
[0026]306：第二层
[0027]308，340：硬遮罩层
[0028]310，582：覆盖层
[0029]312：氧化物层
[0030]314：氮化物层
[0031]316，508a，508b，514a，514b：部分
[0032]318，318a，318b：平台区域
[0033]320，328，804：衬层
[0034]322，330：介电层
[0035]324：包覆层
[0036]326：包覆侧壁层
[0037]332：高介电常数层
[0038]334：混合鳍片结构
[0039]336：虚设栅极结构
[0040]338：栅极电极层
[0041]342：间隔物层
[0042]344：栅极介电层
[0043]402：源极/漏极凹部
[0044]404：内间隔物层
[0045]404a：内间隔物
[0046]404b：侧壁层
[0047]406，410，506：深度
[0048]408，606：高度
[0049]412：距离
[0050]502，508，514：外延层
[0051]504：凹入顶表面
[0052]510，518，522：宽度
[0053]512，520，526，530，602，604，608，610：厚度
[0054]516：缓冲区域
[0055]524：介电区域
[0056]802：开口
[0057]902：源极/漏极接触物
[0058]904：金属硅化物层
[0059]1010：总线
[0060]1020：处理器
[0061]1030：存储器
[0062]1040：输入组件
[0063]1050：输出组件
[0064]1060：通讯组件
[0065]1100：制程
[0066]1110，1120，1130，1140，1150，1160：方框
具体实施方式
[0067]以下的公开内容提供许多不同的实施例或范例，以实施所提供的专利技术标的(subject matter)中的不同部件。以下叙述组件(components)及排列(arrangements)的特定范例，以简化本公开。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本公开叙述了将第一部件形成于第二部件上方(o本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：多个纳米结构通道，在一半导体基板上方，其中，该多个纳米结构通道沿着垂直于该半导体基板的一方向排列；一平台区域，在该多个纳米结构通道下方；一缓冲区域，相邻于该平台区域；一源极/漏极区域，在该缓冲区域之上且相邻于该多个纳米结构通道；以及一侧壁层，介于该缓冲区域及该平台区域之间。2.如权利要求1所述的半导体装置，更包括：一介电区域，在该缓冲区域之上，其中，该介电区域的一顶表面在该平台区域的一顶表面之上延伸。3.如权利要求1所述的半导体装置，其中在相邻于该缓冲区域的一浅沟槽隔离区域的一最顶部分下方的该侧壁层的一深度包括在大约2纳米到大约20纳米的范围内。4.如权利要求1所述的半导体装置，其中该多个纳米结构通道包括在一鳍片结构中，且其中，在包括在该鳍片结构中的多个内间隔物的一最底内间隔物的一底表面之上的该鳍片结构的一高度包括在大约30纳米到大约80纳米的范围内。5.如权利要求4所述的半导体装置，其中该源极/漏极区域包括：一外延层的一部分，相邻于该鳍片结构且在包括在该鳍片结构中的该多个内间隔物上方，其中，该外延层的该部分连续地越过该多个内间隔物。6.一种半导体装置，包括：多个纳米结构通道，在一半导体基板上方；其中，该多个纳米结构通道沿着垂直于该半导体基板的一方向排列；一平台区域，在该多个纳米...
【专利技术属性】
技术研发人员：沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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