半导体器件及其制备方法技术

本申请实施例提供了一种半导体器件及其制备方法，涉及半导体技术领域。该半导体器件包括：第一浓度掺杂漂移区、浓度大于所述第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区，其特征在于，开设有贯穿所述第一浓度掺杂漂移区并延伸到所述第二浓度掺杂埋区的第一通孔，所述第一通孔中至少填充有导电材料；所述第一通孔内壁与由所述导电材料构成的填充物之间设置有一层金属硅化物层。解决了目前半导体器件的表面积较大的技术问题，达到了减小半导体器件表面积的技术效果。器件表面积的技术效果。器件表面积的技术效果。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本申请涉及半导体
，具体地，涉及一种半导体器件及其制备方法。

技术介绍

[0002]传统的半导体器件一般都是通过重掺杂的方式来连接衬底和表面的金属层，从而实现电子的导通。半导体器件的电阻主要由漂移区电阻和互联电阻构成，对于低压器件，漂移区较薄，漂移区电阻减小，互联电阻的占比大幅度上升，在实际产品中不可忽略；对于高压器件，漂移区较厚，漂移区电阻增大，互联的厚度也随之增加，离子注入难以实现深掺杂，互联电阻也随之增大。
[0003]针对这种情况一般的措施是在超高温的热过程增加离子注入深度，但是随着离子深入深度的增加离子的横向扩散也随之增加，互联区域面积增加，半导体器件的表面积也相应较大。

技术实现思路

[0004]为了解决上述技术问题，本申请实施例中提供了一种半导体器件及其制备方法，用以减小半导体器件的表面积。
[0005]本申请实施例的第一个方面，提供了一种半导体器件，包括：第一浓度掺杂漂移区、浓度大于第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区，其特征在于，开设有贯穿第一浓度掺杂漂移区并延伸到第二浓度掺杂埋区的第一通孔，第一通孔中至少填充有导电材料；第一通孔内壁与由导电材料构成的填充物之间设置有一层金属硅化物层。
[0006]在本申请一个可选实施例中，半导体器件为双极结型晶体管HBT、绝缘栅双极型晶体管IGBT与分离栅晶体管SGT中的至少一种。
[0007]在本申请一个可选实施例中，半导体器件为绝缘栅双极型晶体管IGBT，第一通孔贯穿第一浓度掺杂漂移区与第二浓度掺杂埋区并延伸至衬底区。
[0008]在本申请一个可选实施例中，半导体器件为双极结型晶体管HBT或分离栅晶体管SGT，第一通孔贯穿第一浓度掺杂漂移区延伸到第二浓度掺杂埋区。
[0009]在本申请一个可选实施例中，衬底区为P型衬底，第一通孔在第二浓度掺杂埋区的深度不大于第二浓度掺杂埋区厚度的95％。
[0010]在本申请一个可选实施例中，衬底区为N型衬底，第一通孔在第二浓度掺杂埋区的深度不大于第二浓度掺杂埋区厚度。
[0011]在本申请一个可选实施例中，在第一通孔半导体器件外缘部分环形开设有一第二通孔，其中，第一通孔第二通孔的第一端贯穿第一通孔半导体器件的表面，第一通孔第二通孔的第二端延伸至第一通孔半导体器件的衬底区；第一通孔第二通孔内填充有金属材料。
[0012]在本申请一个可选实施例中，金属硅化物层为钛硅化物层。
[0013]在本申请一个可选实施例中，导电材料为钨。
[0014]在本申请一个可选实施例中，第一浓度掺杂漂移区为N型轻掺杂的漂移区，第二浓
度掺杂埋区为N型重掺杂埋层区。
[0015]本申请实施例的第二方面，提供了一种半导体器件制备方法，包括：
[0016]在洁净的半导体本体上开设一第一通孔；其中，半导体本体至少包括：第一浓度掺杂漂移区、浓度大于第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区；第一通孔贯穿第一浓度掺杂漂移区延伸到第二浓度掺杂埋区；
[0017]在第一通孔内注入导电材料。
[0018]在本申请一个可选实施例中，在在洁净的半导体本体上开设一第一通孔之后，该半导体器件制备方法还包括：
[0019]在第一通孔表面制备一金属层，并对金属层与衬底中的硅在第一通孔内壁生成一金属硅化物层；
[0020]对应的，在第一通孔内注入导电材料，包括：
[0021]在金属硅化物层表面形成的空腔中注入导电材料。
[0022]本申请实施例提供的半导体器件开设有贯穿第一浓度掺杂漂移区并延伸到第二浓度掺杂埋区的第一通孔，并在该第一通孔中至少填充有导电材料，可以通过该第一通孔以及第一通孔中的导电材料将第一浓度掺杂漂移区与第二浓度掺杂埋区中的电子导入半导体表面，从而完成整个半导体器件的互联。第一方面，本申请实施例提供的半导体器件的电子流向是依次沿第一浓度掺杂漂移区、第二浓度掺杂埋区与第一通孔，电子流的路径更短，相比于传统的路径在外延区，也就是第一浓度掺杂漂移区与第二浓度掺杂埋区中的横向扩散更少，进而减小了漂移区电阻；第二方面，本公开实施例通过设置第一通孔，以及在第一通孔内填充导电材料，通过第一通孔以及第一通孔内的导电材料来完成半导体器件的互联，对于半导体外延层，例如本申请实施例中的第一浓度掺杂漂移区与第二浓度掺杂埋区的厚度没有过多的约束，可以根据实际需要具体设定，灵活性更高，制备精度要求低，进而降低了成本；第三方面，由于击穿电压主要受到器件单元到衬底之间距离影响，传统半导体器件中的击穿电压一般处于20V～50V之间，击穿电压小于20V，半导体器件无法正常工作，若大于50V，则需要增加器件单元到衬底之间的厚度，即增加外延层，成本较高；本申请实施例通过开设填充有导电材料的第一通孔改变电子流向，通过延长第一通孔的深度可以将半导体的击穿电压调节至600V，远远大于传统方案中的最大承受电压60V，但是导电材料相对于外延层中的掺杂离子等成本更低，从而在降低成本的前提下大大提高了半导体的电学性能；第四方面，由于开设有填充有导电材料的第一通孔，本申请实施例提供的半导体器件相比于传统半导体器件的60V击穿电压具有更强的电压承受力，因此半导体表面中两个电极之间的间隔距离，例如栅极与源极之间的间隔距离相对于传统方式中的间隔距离可以设置的更小，使得半导体器件的表面积也更小，从而解决了目前半导体器件的表面积较大的技术问题，达到了降低半导体器件表面积的技术效果；第五方面，半导体器件的基体材料一般均为硅，本申请实施例通过在导电材料与第一通孔内壁之间设置一层金属硅化物层，使得导电材料与半导体器件中的外延层、埋层、衬底等之间形成欧姆接触，以降低接触电阻，进而降低本申请实施例半导体器件的总电阻，提高半导体器件的性能。
附图说明
[0023]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申
请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0024]图1为传统IGBT器件结构示意图；
[0025]图2为本申请实施例提供的半导体器件结构示意图；
[0026]图3为传统方式中的HBT器件结构示意图；
[0027]图4为本申请实施例提供的HBT器件结构示意图；
[0028]图5为传统的SGT器件结构示意图；
[0029]图6为本申请实施例提供的SGT器件结构示意图；
[0030]图7为本申请实施例提供的IGBT器件结构示意图；
[0031]图8为本申请实施例提供的半导体器件结构示意图；
[0032]图9为本申请实施例提供的半导体器件结构示意图；
[0033]图10为本申请实施例提供的半导体器件结构俯视图；
[0034]图11为本申请实施例提供的半导体器件制备流程示意图。
具体实施方式
[0035]在实现本申请的过程中，申请人发现，目前半导体器件的表面积较大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一浓度掺杂漂移区、浓度大于所述第一浓度掺杂漂移区的第二浓度掺杂埋区及衬底区，其特征在于，开设有贯穿所述第一浓度掺杂漂移区并延伸到所述第二浓度掺杂埋区的第一通孔，所述第一通孔中至少填充有导电材料；所述第一通孔内壁与由所述导电材料构成的填充物之间设置有一层金属硅化物层。2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件为双极结型晶体管HBT、所述绝缘栅双极型晶体管IGBT与分离栅晶体管SGT中的至少一种。3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件为所述绝缘栅双极型晶体管IGBT，所述第一通孔贯穿所述第一浓度掺杂漂移区与所述第二浓度掺杂埋区并延伸至所述衬底区。4.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件为所述双极结型晶体管HBT或分离栅晶体管SGT，所述第一通孔贯穿所述第一浓度掺杂漂移区延伸到所述第二浓度掺杂埋区。5.根据权利要求1所述的半导体器件，其特征在于，所述衬底区为P型衬底，所述第一通孔在所述第二浓度掺杂埋区的深度不大于所述第二浓度掺杂埋区厚度的95％。6.根据权利要求1所述的半导体器件，其特征在于，所述衬底区为N型衬底，所述第一通孔在所述第二浓度掺杂埋区的深度不大于所述第二浓度掺杂埋区厚度。7.根据权利要求1所...

【专利技术属性】
技术研发人员：莫海锋，冯新，张耀辉，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：