本公开实施例公开了一种写数据通路结构和芯片，该写数据通路结构包括：写数据通路接口(11)、写数据分组模块(12)、写数据解析单元(13)、分段模块(14)和写使能产生模块(15)；待写入数据的芯片(2)包括多个块block，每个block分别管理多个存储单元；芯片(2)内全部存储单元被划分为多个组group，每个group对应多个block；每个block内分别设置一个写使能产生模块(15)；写使能产生模块(15)设置为在该block内产生该block的存储单元的写使能信号；写数据通路接口(11)、写数据分组模块(12)写数据解析单元(13)、分段模块(14)和写使能产生模块(15)依次相连。块(15)依次相连。块(15)依次相连。
【技术实现步骤摘要】
【国外来华专利技术】一种写数据通路结构和芯片
[0001]本公开实施例涉及数据传输技术，尤指一种写数据通路结构和芯片。
技术介绍
[0002]基于工作量证明的运算芯片，其运算都是依赖DAG(Direct Acyclic Graph，有向无环图技术)数据，因此在运算开始之前，必须将大量的DAG数据写入芯片内部的存储单元。将DAG数据写入存储单元的方法有多种，考虑到存储单元是由DRAM(Dynamic Random Access Memory，动态随机访问内存)组成，访问DRAM过程中会存在刷新的情况，这时是不允许写入数据的。因此，写数据通路的相关技术方案是，在计算单元与存储单元之间进行数据通信，通过总线可以访问到片内每个存储单元，但是，存储单元通常是遍布于整个芯片，从数据通路的入口到每个存储单元的终点路径较长，特别是协议转换单元的下游接口与每个存储单元的路径较远，走线复杂，而且需要大量寄存器。
[0003]专利技术概述
[0004]以下是对本文详细描述的主题的概述，本概述并非是为了限制权利要求的保护范围。
[0005]本公开实施例提供了一种写数据通路结构，可以包括：写数据通路接口、写数据分组模块、写数据解析单元、分段模块和写使能产生模块；待写入数据的芯片包括多个块block，每个block分别管理多个存储单元；所述芯片内的全部存储单元被划分为多个组group，每个group对应多个block；每个block内分别设置有一个所述写使能产生模块；所述写使能产生模块设置为在该block内产生该block的存储单元的写使能信号；所述写数据通路接口与所述写数据分组模块的输入端相连；
[0006]所述写数据分组模块的输出端与所述写数据解析单元的输入端相连；
[0007]所述写数据解析单元的输出端与该写数据解析单元所在group的所述分段模块的输入端相连；
[0008]所述分段模块的输出端与该分段模块所在group内的每个block以及该block内的写使能产生模块相连。
[0009]在本公开的示例性实施例中，所述写数据通路接口和所述写数据分组模块设置于所述芯片的外部，所述写数据解析单元和所述分段模块设置于所述芯片的内部；
[0010]所述写数据解析单元和所述分段模块均设置在每个group内的任意一个block内。
[0011]在本公开的示例性实施例中，每个group内的全部写使能产生模块根据与所述分段模块的连接方式被划分为多级；
[0012]每个block内的写使能产生模块包括一个输入接口和X个输出接口；X为正整数；
[0013]每一级写使能产生模块的输入接口与所述分段模块相连，或者，与上一级写使能产生模块的一个输出接口相连；每一级写使能产生模块的输出接口与下一级写使能产生模块的一个输入接口相连，或者悬空；
[0014]其中，第一级写使能产生模块的输入接口均与所述分段模块相连。
[0015]在本公开的示例性实施例中，所述写数据分组模块通过第一总线与所述所述写数据通路接口相连，可以设置为接收所述写数据通路接口传输的第一总线信号；
[0016]所述第一总线信号可以包括：第一写地址、第一写数据、采样有效信号和握手信号；
[0017]所述采样有效信号使得所述第一写地址和所述第一写数据时序是多周期时序。
[0018]在本公开的示例性实施例中，所述第一写地址可以包括：所述写数据的存储地址以及用于存储所述写数据的多个地址段；
[0019]所述写数据分组模块通过第二总线与所述写数据解析单元相连，可以设置为：
[0020]根据所述芯片内group的数量R，将所述多个地址段按照所述地址段的编号划分为R个第一级子地址段，每一个所述第一级子地址段分别对应一个group；并生成每个所述第一级子地址段对应的group的组标识group_id；R为大于1的正整数；
[0021]根据每个group内包含的block的数量S，将每个group对应的所述第一级子地址段划分为S个第二级字地址段，每一个所述第二级子地址段分别对应一个block，所对应的block的存储单元的存储空间大于或等于所述第二级子地址段对应的写数据的大小；生成每一个所述第二级子地址段对应的block的块标识block_id；S为大于1的正整数。
[0022]在本公开的示例性实施例中，所述写数据解析单元可以设置为：接收所述写数据分组模块传输的第二总线信号，并对所述第二总线信号进行协议转换后传输给同一group中的所述分段模块。
[0023]所述第二总线信号可以包括：所述组标识group_id、所述块标识block_id、握手信号、采样有效信号以及每个所述块标识block_id对应的待存储的写数据和所述第二级子地址段。
[0024]在本公开的示例性实施例中，所述分段模块通过第三总线与所述block和所述写使能产生模块相连，可以设置为：
[0025]在接收到所述写数据解析单元传输的所述第二总线信号后，将所述第二总线信号包含的所述组标识group_id与所述分段模块自身所在的group的组标识相比较，当所述第二总线信号包含的所述组标识group_id与所述分段模块自身所在的group的组标识一致时，向所述分段模块自身所在的group中与所述块标识block_id对应的block发送第三总线信号；所述第三总线信号包含所述块标识block_id、握手信号、采样有效信号以及每个所述块标识block_id对应的待存储的写数据和所述第二级子地址段；使得所述block在接收到所述第三总线信号以后，将所述第三总线信号包含的所述块标识block_id与所述block自身的块标识相比较，当所述第三总线信号包含的所述块标识block_id与所述block自身的块标识一致时，将所述握手信号设置为预设标记后原路返回。
[0026]在本公开的示例性实施例中，所述写使能产生模块在该block内产生该block的存储单元的写使能信号，可以包括：
[0027]根据所述块标识block_id对应的所述第二级子地址段确定对应的存储单元的地址；
[0028]根据所述握手信号的预设标记以及确定的所述存储单元的地址产生相应的存储单元的写使能信号，使得所述block根据所述写使能信号选通相应的存储单元，将所述块标识block_id对应的写数据存储到选通的存储单元中。
[0029]本公开实施例还提供了一种芯片，可以包括：多个块block，每个block分别管理多个存储单元；所述芯片内的全部存储单元被划分为多个组group，每个group对应多个block；每个block通过如权利要求1
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8任意一项所述的写数据通路结构实现数据写入。
[0030]在本公开的示例性实施例中，每个group内的block根据该block内的所述写使能产生模块与所述分段模块的连接方式被划分为多级；
[0031]当一个block内的所述写使能产生模块直接与所述分段模块相连时，将该b本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种写数据通路结构，包括：写数据通路接口、写数据分组模块、写数据解析单元、分段模块和写使能产生模块；待写入数据的芯片包括多个块block，每个block分别管理多个存储单元；所述芯片内的全部存储单元被划分为多个组group，每个group对应多个block；每个block内分别设置有一个所述写使能产生模块；所述写使能产生模块设置为在该block内产生该block的存储单元的写使能信号；所述写数据通路接口与所述写数据分组模块的输入端相连；所述写数据分组模块的输出端与所述写数据解析单元的输入端相连；所述写数据解析单元的输出端与该写数据解析单元所在group的所述分段模块的输入端相连；所述分段模块的输出端与该分段模块所在group内的每个block以及该block内的写使能产生模块相连。2.根据权利要求1所述的写数据通路结构，其中，所述写数据通路接口和所述写数据分组模块设置于所述芯片的外部，所述写数据解析单元和所述分段模块设置于所述芯片的内部；所述写数据解析单元和所述分段模块均设置在每个group内的任意一个block内。3.根据权利要求1所述的写数据通路结构，其中，每个group内的全部写使能产生模块根据与所述分段模块的连接方式被划分为多级；每个block内的写使能产生模块包括一个输入接口和X个输出接口；X为正整数；每一级写使能产生模块的输入接口与所述分段模块相连，或者，与上一级写使能产生模块的一个输出接口相连；每一级写使能产生模块的输出接口与下一级写使能产生模块的一个输入接口相连，或者悬空；其中，第一级写使能产生模块的输入接口均与所述分段模块相连。4.根据权利要求2或3所述的写数据通路结构，其中，所述写数据分组模块通过第一总线与所述所述写数据通路接口相连，设置为接收所述写数据通路接口传输的第一总线信号；所述第一总线信号包括：第一写地址、第一写数据、采样有效信号和握手信号；所述采样有效信号使得所述第一写地址和所述第一写数据时序是多周期时序。5.根据权利要求4所述的写数据通路结构，其中，所述第一写地址包括：所述写数据的存储地址以及用于存储所述写数据的多个地址段；所述写数据分组模块通过第二总线与所述写数据解析单元相连，设置为：根据所述芯片内group的数量R，将所述多个地址段按照所述地址段的编号划分为R个第一级子地址段，每一个所述第一级子地址段分别对应一个group；并生成每个所述第一级子地址段对应的group的组标识group_id；R为大于1的正整数；根据每个group内包含的block的数量S，将每个group对应的所述第一级子地址段划分为S个第二级字地址段，每一个所述第二级子地址段分别对应一个block，所对应的block的存储单元的存储空间大于或等于所述第二级子地址段对应的写数据的大小；生成每一个所述第二级子地址段对应的blo...
【专利技术属性】
技术研发人员：石昊明，刘明，汪福全，李彦，闫超，
申请(专利权)人：声龙新加坡私人有限公司，
类型：发明
国别省市：
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