一种存内多比特加法器和存内运算方法技术

本发明专利技术提供一种存内多比特加法器和存内运算方法，其中存内多比特加法器包括多个非易失存储阵列；相邻两个非易失存储阵列通过列间传递模块连接；每个非易失存储阵列包括预充电放大读取模块PCSA、写驱动电路模块WR、第一三端器件MTJ和第二三端器件MTJ；本发明专利技术针对SOT

【技术实现步骤摘要】
一种存内多比特加法器和存内运算方法


[0001]本专利技术属于非易失性存储器设计
，尤其涉及一种存内多比特加法器和存内运算方法。

技术介绍

[0002]存储技术广泛被应用于存内运算中。其中非易失性存储器相较于易失性存储器，具有以下优势：1、非易失性，断电后数据不会丢失；2、读写速度快；3、静态功耗低等。因此非易失性存储器在存内计算领域得到广泛的应用。
[0003]非易失性存储技术中的磁随机存储技术(Magnetic Random Access Memory，MRAM)在存内运算中应用比较广泛。其中主要分为两种：自旋转移力矩磁随机存储技术(Spin
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Transfer Torque Magnetic Random Access Memory，STT
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MRAM)和自旋轨道力矩磁随机存储技术(Spin
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Orbit Torque Magnetic Random Access Memory，SOT
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MRAM)。最新的单极性翻转自旋轨道力矩磁随机存储技术(Unipolar Switching Spin
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Orbit Torque Magnetic Random Access Memory，US
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SOT
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MRAM)相比于传统的SOT
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MRAM和STT
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MRAM具有以下的优势：1、翻转速度快，翻转时间在亚纳秒级别；2、写1和写0的转换电流对称，不存在源极褪化效应；3、氧化层仅在读操作中有电流流过，写过程中不会发生氧化层穿透；4、通过调整场力矩和阻尼力矩比值来实现无外磁场辅助翻转，降低实现复杂性。
[0004]对于多比特加法的实现，目前的理论算法，包括行波进位、超前进位、并行前缀等，并未从存内计算角度进行考虑。如何在存储阵列内实习高并行度操作和快速可靠的列间操作的同时保持存储阵列结构的完整性以及降低外围电路和阵列单元开销仍然是大部分基于各种非易失器件实现存内多比特加法没有考虑的地方。
[0005]对于US
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SOT
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MRAM器件本身，由于自由层磁化强度的翻转过程由磁各向异性场，damping
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torque和fieldlike
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torque决定，通过设置fieldlike
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torque的权重系数是damping
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torque的3.5倍实现无外磁场辅助的单极性翻转。在该设置下，最终自由层磁化强度的平衡状态主要受垂直方向的磁各向异性场和水平方向的fieldlike
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torque决定。因此最终翻转平衡位置不会在完全的垂直方向上，而是存在一定夹角。翻转平衡状态需要在翻转结束后经过一段松弛时间(仅存在垂直的磁各向异性场作用)才能使自由层磁化强度拉至垂直方向，使MTJ阻值达到完全的平行/反平行状态。该松弛时间如果发生在多比特加法操作的两个步骤间，极大的增加整个运算逻辑所需要的时间，这将会使其与其他非易失存储技术实现的存内运算在速度上有较大差距。因此，如何针对自由层磁化翻转的松弛时间优化，是一个非常关键的问题。

技术实现思路

[0006]本专利技术针对现有技术中的不足，提供一种存内多比特加法器和存内运算方法。
[0007]第一方面本专利技术提供一种存内多比特加法器，包括多个非易失存储阵列；相邻两个非易失存储阵列通过列间传递模块连接；每个非易失存储阵列包括预充电放大读取模块
PCSA、写驱动电路模块WR、第一三端器件MTJ和第二三端器件MTJ；
[0008]第一三端器件MTJA0的上端连接有第一读控制晶体管的漏极，右端连接有第一写控制晶体管的漏极，左端连接有第二三端器件MTJ B0的左端和第一列选晶体管的源极；第二三端器件MTJ的上端连接有第二读控制晶体管的漏极，右端连接有第二写控制晶体管的漏极；
[0009]第一读控制晶体管的源极作为预充电放大读取模块PCSA的输入端，并连接第二读控制晶体管的源极；预充电放大读取模块PCSA设有输出端Vout和输出端！Vout；输出端Vout连接有第一NMOS晶体管的栅极；第一NMOS晶体管的源极接入0V控制信号，漏极连接有第二NMOS晶体管的源极、第一PMOS晶体管的漏极、第二列选晶体管的栅极和第二PMOS晶体管的栅极；第一写控制晶体管的源极连接有第二写控制晶体管的源极、第二列选晶体管的源极和第二PMOS晶体管的漏极；第二PMOS晶体管的源极、第一读控制晶体管和第二读控制晶体管的源极连接写驱动电路模块WR；第二列选晶体管的漏极、第一列选晶体管的漏极和第二NMOS晶体管的漏极均连接GND；第一PMOS晶体管的源极连接VDD。
[0010]进一步地，所述列间传递模块包括第三PMOS晶体管和第三NMOS晶体管；第三PMOS晶体管的源极连接第三NMOS晶体管的源极后，作为列间传递模块的源极；第三PMOS晶体管的漏极连接第三NMOS晶体管的漏极后，作为列间传递模块的漏极；列间传递模块的源极连接一个非易失存储阵列中第一NMOS晶体管的漏极，漏极连接另一个非易失存储阵列中第一NMOS晶体管的漏极。
[0011]第二方面，本专利技术提供一种存内运算方法，所述方法应用于第一方面所述的存内多比特加法器，包括：在第一列非易失存储阵列中，对第一三端器件MTJA0进行读操作，在周期内通过控制信号分别打开第二NMOS晶体管、第一读控制晶体管和第一列选晶体管；预充电放大读取模块PCSA输出读结果并保存在输出端0Vout和输出端0！Vout上；
[0012]在第二列非易失存储阵列中，对第一三端器件MTJA1进行读操作，在周期内通过控制信号分别打开第三NMOS晶体管、第三PMOS晶体管、第一写控制晶体管和第一列选晶体管；
[0013]设置第一列非易失存储阵列中的0V控制信号为高电平，当第一三端器件MTJA0初始逻辑为“0”时，0Vout输出低电平，使得第一列非易失存储阵列中的第一NMOS晶体管晶体管关断，使得列间传递模块的源极和漏极保持低电平，以打开第二列非易失存储阵列中的第二PMOS晶体管；其中，逻辑“0”对应MRAM的高阻值，逻辑“1”对应MRAM的低阻值；
[0014]将第一三端器件MTJA1写为逻辑“1”；当第一三端器件MTJA0初始逻辑为“1”时，0Vout输出高电平，打开第一列非易失存储阵列中的第一NMOS晶体管，使得列间传递模块的源极和漏极的信号拉高，以关断第二列非易失存储阵列中的第二PMOS晶体管，第一三端器件MTJA1不进行写操作，保持为逻辑“0”；以实现列间1bit位移操作。
[0015]进一步地，第二方面还包括：
[0016]在第一列非易失存储阵列中，对第一三端器件MTJA0进行读操作，在周期内通过控制信号分别打开晶体管第二NMOS晶体管、第一读控制晶体管和第一列选晶体管，预充电放大读取模块PCSA输出读结果并保存在输出端0Vout和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内多比特加法器，其特征在于，包括多个非易失存储阵列；相邻两个非易失存储阵列通过列间传递模块连接；每个非易失存储阵列包括预充电放大读取模块PCSA、写驱动电路模块WR、第一三端器件MTJ和第二三端器件MTJ；第一三端器件MTJ的上端连接有第一读控制晶体管的漏极，右端连接有第一写控制晶体管的漏极，左端连接有第二三端器件MTJ的左端和第一列选晶体管的源极；第二三端器件MTJ的上端连接有第二读控制晶体管的漏极，右端连接有第二写控制晶体管的漏极；第一读控制晶体管的源极作为预充电放大读取模块PCSA的输入端，并连接第二读控制晶体管的源极；预充电放大读取模块PCSA设有输出端Vout和输出端！Vout；输出端Vout连接有第一NMOS晶体管的栅极；第一NMOS晶体管的源极接入0V控制信号，漏极连接有第二NMOS晶体管的源极、第一PMOS晶体管的漏极、第二列选晶体管的栅极和第二PMOS晶体管的栅极；第一写控制晶体管的源极连接有第二写控制晶体管的源极、第二列选晶体管的源极和第二PMOS晶体管的漏极；第二PMOS晶体管的源极、第一读控制晶体管和第二读控制晶体管的源极连接写驱动电路模块WR；第二列选晶体管的漏极、第一列选晶体管的漏极和第二NMOS晶体管的漏极均连接GND；第一PMOS晶体管的源极连接VDD。2.根据权利要求1所述的存内多比特加法器，其特征在于，所述列间传递模块包括第三PMOS晶体管和第三NMOS晶体管；第三PMOS晶体管的源极连接第三NMOS晶体管的源极后，作为列间传递模块的源极；第三PMOS晶体管的漏极连接第三NMOS晶体管的漏极后，作为列间传递模块的漏极；列间传递模块的源极连接一个非易失存储阵列中第一NMOS晶体管的漏极，漏极连接另一个非易失存储阵列中第一NMOS晶体管的漏极。3.一种存内运算方法，所述方法应用于权利要求1
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2任一项所述的存内多比特加法器，其特征在于，包括：在第一列非易失存储阵列中，对第一三端器件MTJA0进行读操作，在周期内通过控制信号分别打开第二NMOS晶体管、第一读控制晶体管和第一列选晶体管；预充电放大读取模块PCSA输出读结果并保存在输出端0Vout和输出端0！Vout上；在第二列非易失存储阵列中，对第一三端器件MTJA1进行读操作，在周期内通过控制信号分别打开第三NMOS晶体管、第三PMOS晶体管、第一写控制晶体管和第一列选晶体管；设置第一列非易失存储阵列中的0V控制...

【专利技术属性】
技术研发人员：刘伟强，祝浩男，吴比，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：