晶体管器件制造方法以及晶体管器件技术

本公开实施例提供一种晶体管器件制造方法以及晶体管器件，其中，所述晶体管器件制造方法包括：向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。器件。器件。

【技术实现步骤摘要】
晶体管器件制造方法以及晶体管器件


[0001]本公开涉及微电子器件领域，尤其涉及一种晶体管器件制造方法以及晶体管器件。

技术介绍

[0002]相关技术中，通常采用电学打断(Electrical Break，EB)来实现晶体管单元间的隔离，例如施加电压于P型晶体管的沟道以及N型晶体管的沟道，从而将对应的晶体管关断，实现单元到单元的隔离。但是该方法在某些场景下(如超低功耗设计)无法对漏电产生足够的隔断效果，仍然存在一定的漏电情况，导致芯片整体功耗较高。
[0003]此外，对于器件中晶体管的阈值电压调整，一般采用调整高K金属栅中金属功函数或者调整高K介质的方法，对于阈值电压的调整幅度受限，无法将阈值电压降至更低。

技术实现思路

[0004]本公开实施例提供一种晶体管器件制造方法以及晶体管器件。
[0005]本公开实施例第一方面提供一种晶体管器件制造方法，所述方法包括：
[0006]向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；
[0007]基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。
[0008]基于上述方案，所述晶体管类型包括：P型或N型；
[0009]所述向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子，包括：
[0010]向位于EB区域中的至少一个P型场效应晶体管(P
‑
Field Effect Transistor，PFET)的沟道以及位于所述EB区域外的至少一个N型场效应晶体管(N
‑
Field Effect Transistor，NFET)的沟道注入N型掺杂离子；
[0011]向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子。
[0012]基于上述方案，所述向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子，包括：
[0013]通过光刻工艺打开位于EB区域中的至少一个PFET的栅极区域以及位于所述EB区域外的至少一个NFET的栅极区域；
[0014]通过所述PFET的栅极区域向所述PFET的沟道注入N型掺杂离子，以及通过所述NFET的栅极区域向所述NFET的沟道注入N型掺杂离子。
[0015]基于上述方案，所述向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子，包括：
[0016]通过光刻工艺打开位于EB区域中的至少一个NFET的栅极区域以及位于所述EB区域外的至少一个PFET的栅极区域；
[0017]通过所述NFET的栅极区域向所述NFET的沟道注入P型掺杂离子，以及通过所述PFET的栅极区域向所述PFET的沟道注入P型掺杂离子。
[0018]基于上述方案，所述方法还包括：
[0019]去除至少一个PFET以及至少一个NFET的栅极区域覆盖的伪栅结构；
[0020]所述基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件，包括：
[0021]在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成金属栅；
[0022]基于形成金属栅的PFET以及NFET形成所述晶体管器件。
[0023]基于上述方案，所述方法还包括：
[0024]对至少一个PFET以及至少一个NFET进行鳍暴露处理；
[0025]对暴露的鳍去除保护层后，在鳍上沉积氧化物层；所述光刻工艺作用于所述氧化物层。
[0026]基于上述方案，所述基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件，包括：
[0027]在注入掺杂离子后的至少一个PFET以及至少一个NFET的栅极区域形成伪栅；
[0028]基于形成伪栅的PFET以及NFET形成所述晶体管器件。
[0029]基于上述方案，所述P型掺杂离子包括以下至少之一：
[0030]硼离子、二氟化硼离子、铝离子以及镓离子；
[0031]所述N型掺杂离子包括以下至少之一：
[0032]磷离子、锑离子以及砷离子。
[0033]基于上述方案，所述掺杂离子的注入量与晶体管的当前阈值电压和/或目标阈值电压关联。
[0034]基于上述方案，所述掺杂离子的浓度为10
12
‑
10
14
/cm2，和/或，所述掺杂离子的能量为1keV
‑
10keV。
[0035]本公开实施例第二方面提供一种晶体管器件，所述晶体管器件通过前述一个或多个技术方案所述的晶体管器件制造方法制成。
[0036]基于上述方案，所述晶体管器件包括：反相器。
[0037]本公开的实施例提供的技术方案可以包括以下有益效果：
[0038]本公开实施例中提供的晶体管器件制造方法包括：向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。如此，一方面，对于EB区域的晶体管沟道注入与晶体管类型不同的掺杂离子，从而EB区域的晶体管沟道掺杂后导电性降低，阈值电压提高，则EB区域的晶体管之间的隔离性更好，减少电学打断下仍然存在的漏电。另一方面，对于EB区域外的用于进行逻辑运算的晶体管，注入与晶体管类型相同的掺杂离子后，晶体管沟道的导电性提高，晶体管阈值电压降低，从而降低器件与芯片整体的驱动电压。
附图说明
[0039]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
[0040]图1是根据一示例性实施例示出的一种晶体管器件制造方法的流程示意图；
[0041]图2是根据一示例性实施例示出的一种晶体管器件的结构示意图；
[0042]图3是根据一示例性实施例示出的相关技术中包含晶体管器件的电路结构示意图；
[0043]图4是根据一示例性实施例示出的一种晶体管器件制造方法的流程示意图；
[0044]图5是根据一示例性实施例示出的一种晶体管器件的结构示意图；
[0045]图6是根据一示例性实施例示出的一种晶体管器件的结构示意图；
[0046]图7是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意图；
[0047]图8是根据一示例性实施例示出的一种晶体管器件制造方法的工艺示意本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管器件制造方法，其特征在于，所述方法包括：向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子；基于注入掺杂离子后的第一晶体管以及第二晶体管形成所述晶体管器件。2.根据权利要求1所述的方法，其特征在于，所述晶体管类型包括：P型或N型；所述向位于电学打断EB区域中的至少一个第一晶体管的沟道注入与所述第一晶体管类型不同的掺杂离子，和/或，向位于所述EB区域外的至少一个第二晶体管的沟道注入与所述第二晶体管类型相同的掺杂离子，包括：向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子；向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子。3.根据权利要求2所述的方法，其特征在于，所述向位于EB区域中的至少一个P型场效应晶体管PFET的沟道以及位于所述EB区域外的至少一个N型场效应晶体管NFET的沟道注入N型掺杂离子，包括：通过光刻工艺打开位于EB区域中的至少一个PFET的栅极区域以及位于所述EB区域外的至少一个NFET的栅极区域；通过所述PFET的栅极区域向所述PFET的沟道注入N型掺杂离子，以及通过所述NFET的栅极区域向所述NFET的沟道注入N型掺杂离子。4.根据权利要求2所述的方法，其特征在于，所述向位于所述EB区域中的至少一个NFET的沟道以及位于所述EB区域外的至少一个PFET的沟道注入P型掺杂离子，包括：通过光刻工艺打开位于EB区域中的至少一个NFET的栅极区域以及位于所述EB区域外的至少一个PFET的栅极区域；通过所述NFET的栅极区域向所述NFET的沟道注入P型掺杂离子...

【专利技术属性】
技术研发人员：吴恒，闫浩，王延锋，施雪捷，蒲宇，林冠贤，
申请(专利权)人：北京比特大陆科技有限公司，
类型：发明
国别省市：