低漏电高阻抗的静电保护电路制造技术

一种低漏电高阻抗的静电保护电路，包括：初级静电保护模块、单位增益自举放大器模块和次级静电保护模块；低漏电的静电保护电路的输入端为Vio；所述的初级静电保护模块由两个面积相同的静电保护嵌位二极管组成；单位增益自举放大器模块由三个长度相同宽度相同的限流电阻、两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管和一个运算放大器组成；次级静电保护模块由两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管和一个栅极耦合N型金属氧化物半导体场效应晶体管静电保护电路构成。本发明专利技术在保持有效静电保护的前提下，减小由静电保护电路引起的漏电流，满足低输入偏置电流、高输入阻抗的应用。应用。应用。

【技术实现步骤摘要】
低漏电高阻抗的静电保护电路


[0001]本专利技术涉及模拟集成电路
，具体涉及一种低漏电高阻抗的静电保护电路。

技术介绍

[0002]静电保护(ESD)电路用于为芯片电路提供静电电流的放电路径，以避免静电将内部电路击穿。由于静电一般来自外界，例如人体、机器，因此ESD电路通常放置在芯片的压焊盘的周围。.在金属氧化物半导体(MOS)工艺中，芯片的输入压焊盘一般连接到金属氧化物半导体场效应晶体管(MOSFET)的栅极。为避免栅极被静电击穿，在芯片的输入压焊盘附近必须加入ESD电路。.由于ESD电路采用的器件本身存在漏电流，漏电流的存在会增加芯片的输入偏置电流，并降低芯片的输入阻抗。现有ESD电路的漏电流通常较大，特别在85摄氏度以上的高温下，漏电流随温度升高迅速增加，从而显著增加芯片的输入偏置电流，并降低芯片的输入阻抗。
[0003]在光通信领域，为了保证光电流按照设定的比例放大，需要尽可能减小芯片的输入偏置电流。现有ESD电路在提供静电保护的同时，其漏电流显著增加了芯片的输入偏置电流，造成光电流放大的误差；在精密仪表测量领域，为了保证输入信号完整性，需要尽可能增加芯片的输入阻抗。现有ESD电路在提供静电保护的同时，其漏电流显著降低了芯片的输入阻抗，造成信号完整性问题。综上所述的，较大漏电流的存在，使现有ESD电路很难满足上述低输入偏置电流、高输入阻抗的应用。

技术实现思路

[0004]本专利技术的目的是针对现有ESD电路漏电流较大引起输入偏置电流增加和输入阻抗降低的技术问题，提供一种低漏电高阻抗的静电保护电路，对ESD电路进行技术改进，以满足低输入偏置电流、高输入阻抗的应用。
[0005]为实现上述目的，本专利技术采取的技术方案如下：
[0006]一种低漏电高阻抗的静电保护电路，包括：初级静电保护模块、单位增益自举放大器模块和次级静电保护模块；所述的低漏电的静电保护电路的输入端为Vio；所述的初级静电保护模块由两个面积相同的静电保护嵌位二极管组成；所述的一个静电保护嵌位二极管的正极与输入端Vio相连，负极与内部节点Vx相连；所述的另一个静电保护嵌位二极管的负极与输入端Vio相连，正极与内部节点Vx相连；所述的单位增益自举放大器由三个长度相同宽度相同的限流电阻、两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管和一个运算放大器组成；所述的运算放大器构成单位增益反馈；输入端Vio电压通过所述的运算放大器自举为内部节点Vx电压，所述的静电保护嵌位二极管将内部节点Vx电压反馈至输入端Vio电压，构成正反馈；通过所述的正反馈，减小初级静电保护的漏电流；所述的次级静电保护模块由两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管和一个栅极耦合N型金属氧化物半导体场效应晶体管静电保护电路构成，对所述的单
位增益自举放大器的输入端和输出端进行静电保护。
[0007]优选地，所述的初级静电保护由两个面积相同的静电保护嵌位二极管D
11
、D
12
构成，D
11
的正极和D
12
的负极与输入端Vio相连，D
11
的负极和D
12
的正极与内部节点Vx相连。
[0008]优选地，所述的静电保护嵌位二极管的正极由P阱中的一个P+扩散区构成，所述的静电保护嵌位二极管的负极由N阱中的一个N+扩散区构成，所述的P阱被一个深N阱和两个N阱包围，所述的P+扩散区正极和N+扩散区负极之间形成一个浅沟槽隔离。
[0009]优选地，所述的单位增益自举放大器由三个长度相同宽度相同的限流电阻R
21
、R
22
、R
23
、两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管M
21
、M
22
和运算放大器A2组成，R
21
的一端与输入端Vio相连，R
21
的另一端与M
21
的漏极相连，同时与A2的正输入端相连，M
21
的栅极、源极、背栅极与内部节点Vx相连，R
22
的一端内部节点Vx相连，R
22
的另一端与M
22
的漏极相连，同时与A2的负输入端相连，M
22
的栅极、源极、背栅极与芯片地节点相连，R
23
的一端与内部节点Vx相连，R
23
的另一端与A2的输出端相连，A2构成单位增益反馈，输入端Vio电压通过所述的运算放大器自举为内部节点Vx电压，所述的静电保护嵌位二极管将内部节点Vx电压反馈至输入端Vio电压，构成正反馈。
[0010]优选地，所述的静电保护金属氧化物半导体场效应晶体管由多晶硅、多晶硅下方的栅氧化层、栅氧化层下方的P阱形成金属氧化物半导体结构，位于栅氧化层上方的多晶硅构成栅极，所述的P阱中的两个N+扩散区构成源极和漏极，所述的P阱中的一个P+扩散区构成背栅极；所述的P+扩散区背栅极和N+扩散源极之间形成一个浅沟槽隔离；所述的N+扩散区源极与所述的栅氧化层下方的P阱之间由一个P+扩散区隔离。
[0011]优选地，所述的次级静电保护模块由两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管M
31
、M
32
和一个栅极耦合N型金属氧化物半导体场效应晶体管静电保护电路C3构成。M
31
的栅极、源极、背栅极与内部节点Vx相连，M
31
的漏极与芯片电源节点相连，M
32
的漏极与内部节点Vx相连，M
32
的栅极、源极、背栅极与芯片地节点相连。
[0012]优选地，所述的栅极耦合N型金属氧化物半导体场效应晶体管静电保护电路C3由一个多晶硅电阻R
31
、一个的P型金属氧化物半导体场效应晶体管M
33
、一个由P型金属氧化物半导体场效应晶体管M
34
和N型金属氧化物半导体场效应晶体管M
35
构成的反相器、一个N型金属氧化物半导体场效应静电保护晶体管M
36
和一个静电保护嵌位二极管D
31
构成；所述的的多晶硅电阻R
31
的一端与芯片电源节点相连，另一端与反相器输入端相连；所述的的P型金属氧化物半导体场效应晶体管M
33
的栅极与反相器输入端相连，源极、漏极、背栅极与芯片地节点相连；所述的的N型金属氧化物半导体场效应静电保护晶体管M
36
的栅极与反相器输出端相连，漏极与芯片电源节点相连，源极和背栅极与芯片地节点相连；所述的的静电保护嵌位二极管D
31
的正极与芯片地节点相连，负极与芯片电源节点相连。
[0013]本专利技术低漏电高阻抗的静电保护电路与现有技术相比有以下有益效果：
[0014]在保持有效静电保护的前提下，通过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低漏电高阻抗的静电保护电路，其特征在于：包括初级静电保护模块(1)、单位增益自举放大器模块(2)和次级静电保护模块(3)；所述初级静电保护模块(1)由两个面积相同的静电保护嵌位二极管构成，即D
11
和D
12
，其中，D
11
的正极和D
12
的负极与输入端Vio相连，D
11
的负极和D
12
的正极与内部节点Vx相连；所述单位增益自举放大器模块(2)由三个长度相同宽度相同的限流电阻、两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管和一个运算放大器组成；所述的运算放大器构成单位增益反馈；输入端Vio电压通过所述的运算放大器自举为内部节点Vx电压，所述的静电保护嵌位二极管将内部节点Vx电压反馈至输入端Vio电压，构成正反馈，进而减小初级静电保护的漏电流；所述的次级静电保护模块(3)，用于对所述的单位增益自举放大器模块(2)进行静电保护。2.根据权利要求1所述的低漏电高阻抗的静电保护电路，其特征在于：所述的静电保护嵌位二极管的正极由P阱中的一个P+扩散区构成，所述的静电保护嵌位二极管的负极由N阱中的一个N+扩散区构成，所述的P阱被一个深N阱和两个N阱包围，所述的P+扩散区正极和N+扩散区负极之间形成一个浅沟槽隔离。3.根据权利要求1所述的低漏电高阻抗的静电保护电路，其特征在于：所述的单位增益自举放大器(2)由三个长度相同宽度相同的限流电阻R
21
、R
22
、R
23
、两个沟道长度相同宽度相同的静电保护金属氧化物半导体场效应晶体管M
21
、M
22
和运算放大器A2组成，R
21
的一端与输入端Vio相连，R
21
的另一端与M
21
的漏极相连，同时与A2的正输入端相连，M
21
的栅极、源极、背栅极与内部节点Vx相连，R
22
的一端内部节点Vx相连，R
22
的另一端与M
22
的漏极相连，同时与A2的负输入端相连，M
22
的栅极、源极、背栅极与芯片地节点相连，R
23
的一端与内部节点Vx相连，R
23
的另一端与A2...

【专利技术属性】
技术研发人员：陈铭易，程龙龙，明东，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：