半导体结构及其形成方法技术

本申请提供半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层中包括用于形成沟槽栅极结构的栅极区域；掩膜层，覆盖部分所述栅极区域以及与该部分栅极区域邻接的外延层，所述掩膜层的材料为半导体材料；体接触结构，位于所述栅极区域的其余部分以及与所述其余部分邻接的外延层中，位于所述栅极区域中的体接触结构在所述栅极区域中的面积占比大于等于50％小于100％。本申请提供一种半导体结构及其形成方法，可以提高具有沟槽栅极结构的碳化硅MOSFET中沟槽栅极结构底部边缘的电场控制能力以及工艺效率。极结构底部边缘的电场控制能力以及工艺效率。极结构底部边缘的电场控制能力以及工艺效率。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请涉及半导体
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在具有沟槽栅极结构的碳化硅MOSFET中，沟槽栅极结构底部边缘的电场控制是影响栅极绝缘层可靠性的因素之一。为了控制电场，在一些工艺中，在沟槽栅极结构两侧形成沟槽隔离结构并在沟槽隔离结构底部进行离子注入形成掺杂区。沟槽隔离结构底部的掺杂区比沟槽栅极结构更深。
[0003]然而，沟槽隔离结构以及掺杂区的形成需要额外的沟槽蚀刻和多次离子注入，其工艺效率低并且电场控制能力也并不能得到保证，器件可靠性低。
[0004]因此，有必要提供更有效、更可靠的技术方案，提高工艺效率以及电场控制能力。

技术实现思路

[0005]本申请提供一种半导体结构及其形成方法，可以提高具有沟槽栅极结构的碳化硅MOSFET中沟槽栅极结构底部边缘的电场控制能力以及工艺效率。
[0006]本申请的一个方面提供一种半导体结构的形成方法，包括：提供基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层中包括用于形成沟槽栅极结构的栅极区域；在所述外延层表面形成覆盖部分所述栅极区域以及与该部分栅极区域邻接的外延层的掩膜层，所述掩膜层的材料为半导体材料；以所述掩膜层为掩膜采用离子注入工艺在所述栅极区域的其余部分以及与所述其余部分邻接的外延层中形成体接触结构，位于所述栅极区域中的体接触结构在所述栅极区域中的面积占比大于等于50％小于100％。
[0007]在本申请的一些实施例中，所述半导体材料包括掺锗的多晶硅、碳化硅、非晶碳化硅或SiGeC。
[0008]在本申请的一些实施例中，形成所述掩膜层的方法包括化学气相沉积工艺或溅射工艺。
[0009]在本申请的一些实施例中，所述掩膜层的厚度为5微米至10微米。
[0010]在本申请的一些实施例中，所述外延层的材料为4H
‑
SiC，所述外延层的上表面为硅面，所述硅面与水平面的偏角为0至4度。
[0011]在本申请的一些实施例中，所述离子注入工艺的注入角度与所述硅面的法线的夹角为
‑
0.5度至5度；所述离子注入工艺的注入离子为铝离子；所述离子注入工艺的注入能量为500keV至50MeV；所述离子注入工艺的注入深度为2微米至15微米；所述离子注入工艺的注入浓度为5E15atom/cm3至1E17atom/cm3；所述离子注入工艺的温度为100摄氏度至1200摄氏度。
[0012]在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述栅极区域的外延层中形成沟槽栅极结构，所述体接触结构的深度大于所述沟槽栅极结构的深度，所
述体接触结构的宽度小于所述沟槽栅极结构的宽度。
[0013]在本申请的一些实施例中，所述体接触结构贯穿所述外延层。
[0014]本申请的另一个方面还提供一种半导体结构，包括：基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层中包括用于形成沟槽栅极结构的栅极区域；掩膜层，覆盖部分所述栅极区域以及与该部分栅极区域邻接的外延层，所述掩膜层的材料为半导体材料；体接触结构，位于所述栅极区域的其余部分以及与所述其余部分邻接的外延层中，位于所述栅极区域中的体接触结构在所述栅极区域中的面积占比大于等于50％小于100％。
[0015]在本申请的一些实施例中，所述半导体材料包括掺锗的多晶硅、碳化硅、非晶碳化硅或SiGeC。
[0016]在本申请的一些实施例中，所述掩膜层的厚度为5微米至10微米。
[0017]在本申请的一些实施例中，所述外延层的材料为4H
‑
SiC，所述外延层的上表面为硅面，所述硅面与水平面的偏角为0至4度。
[0018]在本申请的一些实施例中，所述体接触结构中具有注入离子，所述注入离子为铝离子；所述注入离子的浓度为5E15atom/cm3至1E17atom/cm3。
[0019]在本申请的一些实施例中，所述半导体结构还包括：沟槽栅极结构，位于所述栅极区域的外延层中，所述体接触结构的深度大于所述沟槽栅极结构的深度，所述体接触结构的宽度小于所述沟槽栅极结构的宽度。
[0020]在本申请的一些实施例中，所述体接触结构贯穿所述外延层。
[0021]本申请提供一种半导体结构及其形成方法，在沟槽栅极结构两侧形成体接触结构，可以提高具有沟槽栅极结构的碳化硅MOSFET中沟槽栅极结构底部边缘的电场控制能力以及工艺效率，此外利用半导体材料作为离子注入工艺时的掩膜，可以提高离子注入质量和整体工艺效率，提高体接触结构的质量，提高器件性能和器件可靠性。
附图说明
[0022]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。
[0023]其中：
[0024]图1至图8为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
[0025]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
[0026]下面结合实施例和附图对本专利技术技术方案进行详细说明。
[0027]图1至图8为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。
[0028]参考图1和图2所示，其中，图1为俯视图，图2为沿图1中虚线X
‑
X所做的纵截面图。提供基底100，所述基底100包括半导体衬底101以及位于所述半导体衬底101表面的外延层102，所述外延层102中包括用于形成沟槽栅极结构的栅极区域103。
[0029]在本申请的一些实施例中，本申请实施例所述的半导体结构例如为一种具有沟槽栅极结构的碳化硅MOSFET。
[0030]在本申请的一些实施例中，所述半导体衬底101为碳化硅衬底，所述半导体衬底101的材料为碳化硅。所述外延层102的材料也为碳化硅。
[0031]在本申请的一些实施例中，所述外延层102的材料为4H
‑
SiC，所述外延层102的上表面为硅面，所述硅面与水平面的偏角为0至4度。存在各种多晶类型的碳化硅，最常见的例如具有立方晶体结构的3C
‑
SiC，具有六方晶体结构的4H
‑
SiC和6H
‑
SiC等。单晶SiC可以被定向和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层，所述外延层中包括用于形成沟槽栅极结构的栅极区域；在所述外延层表面形成覆盖部分所述栅极区域以及与该部分栅极区域邻接的外延层的掩膜层，所述掩膜层的材料为半导体材料；以所述掩膜层为掩膜采用离子注入工艺在所述栅极区域的其余部分以及与所述其余部分邻接的外延层中形成体接触结构，位于所述栅极区域中的体接触结构在所述栅极区域中的面积占比大于等于50％小于100％。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体材料包括掺锗的多晶硅、碳化硅、非晶碳化硅或SiGeC。3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述掩膜层的方法包括化学气相沉积工艺或溅射工艺。4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为5微米至10微米。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层的材料为4H
‑
SiC，所述外延层的上表面为硅面，所述硅面与水平面的偏角为0至4度。6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的注入角度与所述硅面的法线的夹角为
‑
0.5度至5度；所述离子注入工艺的注入离子为铝离子；所述离子注入工艺的注入能量为500keV至50MeV；所述离子注入工艺的注入深度为2微米至15微米；所述离子注入工艺的注入浓度为5E15atom/cm3至1E17atom/cm3；所述离子注入工艺的温度为100摄氏度至1200摄氏度。7.如权利要求1所述的...

【专利技术属性】
技术研发人员：三重野文健，周永昌，
申请(专利权)人：飞锃半导体上海有限公司，
类型：发明
国别省市：