三维半导体封装件制造技术

提供了一种三维半导体封装件。所述三维半导体封装件包括：封装基板，具有第一表面和与第一表面相对的第二表面；第一再分布层，位于封装基板的第一表面上，第一再分布层具有彼此相对的第一表面和第二表面；第一芯片，位于第一再分布层的第一表面上，电连接到第一再分布层，并且包括第一硅通孔；第一连接端子，电连接到第一硅通孔的一端；第二再分布层，位于封装基板的第二表面上，第二再分布层具有彼此相对的第一表面和第二表面，第二再分布层的第一表面面对封装基板的第二表面；以及第二芯片，位于第二再分布层的第二表面上。于第二再分布层的第二表面上。于第二再分布层的第二表面上。

【技术实现步骤摘要】
三维半导体封装件


[0001]本公开涉及一种半导体封装件，更具体地，涉及一种三维半导体封装件。

技术介绍

[0002]半导体器件因具有诸如小尺寸、多功能、低成本等的优点而成为电子产业中的重要元件。为了实现更集成的功能，多个半导体器件可以被封装在一起，以形成半导体封装件。
[0003]随着电子产业的进步，对具有更高的集成密度和更快的电信号传输速率的半导体封装件的需求日益增长。为此，已经提出了通过其中形成有硅通孔(through silicon via，TSV)的硅(Si)基板或Si中间件(interposer)来提高包括逻辑芯片和缓存芯片的半导体封装件中的电气连接密度和电信号传输速率的方案。然而，目前的Si基板或Si中间件存在例如制造成本较高且良率较低的问题。因此，存在寻求Si基板或Si中间件的替代方案的需求。

技术实现思路

[0004]一个或更多个示例实施例提供了一种具有改善的电信号传输速率和减小的封装尺寸的三维半导体封装件。
[0005]一个或更多个示例实施例提供了一种制造具有改善的电信号传输速率和减小的封装尺寸的三维半导体封装件的方法。
[0006]根据示例实施例的一方面，一种三维半导体封装件包括：封装基板，具有第一表面和与第一表面相对的第二表面；第一再分布层，位于封装基板的第一表面上，第一再分布层具有彼此相对的第一表面和第二表面，第一再分布层的第二表面面对封装基板的第一表面；第一芯片，位于第一再分布层的第一表面上，电连接到第一再分布层，并且包括第一硅通孔；第一连接端子，电连接到第一硅通孔的一端，第一硅通孔的另一端靠近第一再分布层；第二再分布层，位于封装基板的第二表面上，第二再分布层具有彼此相对的第一表面和第二表面，第二再分布层的第一表面面对封装基板的第二表面；以及第二芯片，位于第二再分布层的第二表面上，并且电连接到第二再分布层，其中，第一再分布层和第二再分布层通过封装基板互连，其中，当在平面图中观看时，第一芯片和第二芯片设置在封装基板的外周内。
[0007]在示例实施例中，第一芯片可以包括逻辑芯片，并且第二芯片可以包括缓存芯片。
[0008]在示例实施例中，封装基板可以不为硅基板和硅中间件。
[0009]在示例实施例中，所述三维半导体封装件还可以包括第一连接构件和第二连接构件，第一连接构件位于第一芯片与第一再分布层之间并将第一芯片电连接到第一再分布层，第二连接构件位于第二芯片与第二再分布层之间并将第二芯片电连接到第二再分布层，其中，第一连接构件和第二连接构件包括微凸块。
[0010]在示例实施例中，所述三维半导体封装件还可以包括非导电膜，其中，非导电膜设置在第一芯片与第一再分布层之间的空间中并在第一连接构件周围。
[0011]在示例实施例中，第一芯片可以设置为多个，使得存在多个第一芯片，其中，所述多个第一芯片可以并排地设置在第一再分布层的第一表面上，其中，所述多个第一芯片中的每个可以电连接到第一再分布层。
[0012]在示例实施例中，第二芯片可以设置为多个，使得存在多个第二芯片，其中，所述多个第二芯片可以顺序地堆叠在第二再分布层的第二表面上并通过第二硅通孔彼此电连接，并且所述多个第二芯片中的最下面的第二芯片可以电连接到第二再分布层。
[0013]在示例实施例中，所述三维半导体封装件还可以包括：多个第二连接端子，设置在第一再分布层的第一表面上，围绕第一芯片，并且连接到第一再分布层，其中，所述多个第二连接端子中的每个可以具有比第一连接端子中的每个的尺寸大的尺寸。
[0014]在示例实施例中，所述多个第二连接端子可以包括传输端子和虚设端子中的至少一个。
[0015]在示例实施例中，传输端子可以传输电信号，并且虚设端子可以不传输电信号。
[0016]在示例实施例中，所述三维半导体封装件还可以包括模塑层，模塑层的至少一部分设置在封装基板的第二表面上并在第二芯片和第二再分布层上。
[0017]在示例实施例中，第二芯片可以设置为多个，使得存在多个第二芯片，其中，所述多个第二芯片可以并排地设置在第二再分布层的第二表面上，并且所述多个第二芯片中的每个可以电连接到所述第二再分布层。
[0018]根据示例实施例的一方面，一种三维半导体封装件包括：封装基板，具有第一表面和与第一表面相对的第二表面；第一再分布层，位于封装基板的第一表面上；第一芯片，位于第一再分布层上并电连接到第一再分布层，并且包括第一硅通孔；第一连接端子，电连接到第一硅通孔的端部；第二再分布层，位于封装基板的第二表面上；以及第二芯片，位于第二再分布层上并电连接到第二再分布层，其中，当在平面图中观看时，第一芯片和第二芯片设置在封装基板的外周内。
[0019]在示例实施例中，第一芯片可以包括逻辑芯片，并且第二芯片可以包括缓存芯片。
[0020]在示例实施例中，所述三维半导体封装件还可以包括：第一连接构件，位于第一芯片与第一再分布层之间，并且将第一芯片电连接到第一再分布层；以及第二连接构件，位于第二芯片与第二再分布层之间，并且将第二芯片电连接到第二再分布层。
[0021]在示例实施例中，第一连接构件可以包括微凸块，并且第二连接构件可以包括微凸块。
[0022]在示例实施例中，所述三维半导体封装件还可以包括非导电膜，其中，非导电膜可以设置在第一芯片与第一再分布层之间的空间中并在第一连接构件周围。
[0023]在示例实施例中，所述第一芯片可以设置为多个，使得存在多个第一芯片，其中，所述多个第一芯片可以并排地设置在第一再分布层上，其中，所述多个第一芯片中的每个可以电连接到所述第一再分布层。
[0024]根据示例实施例的一方面，一种三维半导体封装件包括：封装基板，具有第一表面和与第一表面相对的第二表面；第一再分布层，位于封装基板的第一表面上；多个第一芯片，位于第一再分布层上并电连接到第一再分布层，并且包括第一硅通孔；第一连接端子，电连接到第一硅通孔的端部；第二再分布层，位于封装基板的第二表面上；多个第二芯片，位于第二再分布层上并电连接到第二再分布层；第一连接构件，位于所述多个第一芯片与
第一再分布层之间，并且将所述多个第一芯片电连接到第一再分布层；以及第二连接构件，位于所述多个第二芯片与第二再分布层之间，并且将所述多个第二芯片电连接到第二再分布层。
[0025]在示例实施例中，当在平面图中观看时，所述多个第一芯片和所述多个第二芯片可以设置在封装基板的外周内。
[0026]在示例实施例中，第一芯片可以包括逻辑芯片，并且第二芯片可以包括缓存芯片。
附图说明
[0027]通过下面结合附图对示例实施例的描述，上述和其他方面和特征将变得更加清楚。
[0028]图1A是示出根据示例实施例的三维半导体封装件的示意性剖视图。
[0029]图1B是示出根据示例实施例的三维半导体封装件的示意性俯视图。
[0030]图1C是示出根据示例实施例的三维半导体封装件的示意性仰视图。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体封装件，所述三维半导体封装件包括：封装基板，具有第一表面和与所述第一表面相对的第二表面；第一再分布层，位于所述封装基板的所述第一表面上，所述第一再分布层具有彼此相对的第一表面和第二表面，所述第一再分布层的所述第二表面面对所述封装基板的所述第一表面；第一芯片，位于所述第一再分布层的所述第一表面上，电连接到所述第一再分布层，并且包括第一硅通孔；第一连接端子，电连接到所述第一硅通孔的一端，所述第一硅通孔的另一端靠近所述第一再分布层；第二再分布层，位于所述封装基板的所述第二表面上，所述第二再分布层具有彼此相对的第一表面和第二表面，所述第二再分布层的所述第一表面面对所述封装基板的所述第二表面；以及第二芯片，位于所述第二再分布层的所述第二表面上，并且电连接到所述第二再分布层，其中，所述第一再分布层和所述第二再分布层通过所述封装基板互连，并且其中，当在平面图中观看时，所述第一芯片和所述第二芯片设置在所述封装基板的外周内。2.根据权利要求1所述的三维半导体封装件，其中，所述第一芯片包括逻辑芯片，并且所述第二芯片包括缓存芯片。3.根据权利要求1所述的三维半导体封装件，其中，所述封装基板不为硅基板和硅中间件。4.根据权利要求1所述的三维半导体封装件，所述三维半导体封装件还包括第一连接构件和第二连接构件，所述第一连接构件位于所述第一芯片与所述第一再分布层之间并将所述第一芯片电连接到所述第一再分布层，所述第二连接构件位于所述第二芯片与所述第二再分布层之间并将所述第二芯片电连接到所述第二再分布层，其中，所述第一连接构件和所述第二连接构件...

【专利技术属性】
技术研发人员：杨景帆，张鹏，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：