一种具有实时检测功能的静电破坏保护电路及其控制方法技术

本发明专利技术提供一种具有实时检测功能的静电破坏保护电路新型静电破坏保护电路，其包括高压引脚、低压引脚、延迟电路、受控泄电通路、控制电路及电压检测电路。其中，所述延迟电路包括阻性元件和容性元件。所述受控泄电通路用于在所述控制电路的控制下对静电进行泄放。所述控制电路用于控制受控泄电通路在所述延迟时间内导通或关闭。所述电压检测电路的一端连接所述静电破坏保护电路的其中一个引脚，其另一端连接所述受控泄电通路的控制端。所述静电破坏保护电路能够实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。

【技术实现步骤摘要】

本专利技术涉及一种静电破坏保护电路静电保护装置，尤其涉及一种具有实时检测功能的静电破坏保护电路可以用于电源间的静电破坏保护电路。
技术介绍
在电路的使用、测试和制造中，时常不可避免地引入静电。这些静电严重影响了电路的性能，严重时，甚至可能损伤电路中的器件。在CMOS集成电路的可靠性设计中，一个重要的环节就是静电破坏(ESD， electrostatic discharge)保护电路的设计问题，有统计表明，集成电路失效的原因中有1/3以上是由于ESD造成的。然而ESD现象存在于集成电路的生产、封装、运输和使用整个过程中，因此一个提高集成电路可靠性的有效方法就是在芯片内部或/和外部根据不同的需要加入适当的ESD保护电路。 对于集成电路，静电放电通常用三种物理模型描述，分别是人体模型(HBM， humanbody model),机器模型(匪，machine model)和充电器件模型(CDM， charged-devicemodel)，各自代表现实世界中的不同类型静电放电。10的ESD防护电路和POWER间的ESD防护电路(power clamp)共同构成了整个集成电路芯片的ESD防护。 在POWER间的ESD防护方面，当ESD电压加在VDD与GND之间时，除了会造成集成电路芯片内部电路损伤之外，也常触发一些寄生的半导体元件导通而烧毁。在CMOS集成电路中，最常见的发生烧毁的寄生元件就是p-n-p-n的SCR元件及n-p-n的BJT晶体管。随着集成电路制造工艺的不断发展，寄生元件的间距也越来越小，这使得它们具有更高的增益并且更加容易被触发。因此，电源和地之间的ESD保护单元需要具备开启速度快、能够承载大电流、导通电压低、本身不易损坏等特点。目前较常用的电源ESD保护单元电路是一个由静电放电侦测电路控制的M0S放电管。 为了提高静电保护装置的效率，基于RC延迟的静电保护装置电路得到广泛应用。但是这种电路具有RC延迟时间固定的缺点，当ESD能量在固定的RC延迟时间内没有释放完全，那么就需要泄电通路的器件反相击穿来继续放电，这样静电保护装置的保护效率就会大大下降。
技术实现思路
针对现有技术中的缺陷，本专利技术的目的是提供一种具有实时检测功能的静电破坏保护电路及相应的控制方法。所述静电破坏保护电路能够实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。 根据本专利技术的一个方面，提供一种具有实时检测功能的静电破坏保护电路，其包括高压引脚、低压引脚、延迟电路、受控泄电通路、控制电路。其中，所述延迟电路包括阻性元件和容性元件，所述阻性元件和容性元件相互串联跨接在所述高压引脚和低压引脚之间。所述受控泄电通路用于在所述控制电路的控制下对静电进行泄放，其包括一泄电通路，所述泄电通路跨接在所述高压引脚与低压引脚之间。所述控制电路的输入端连接所述延4迟电路的阻性元件与容性元件之间，所述控制电路的输出端连接所述受控泄电通路的控制端，其用于控制受控泄电通路在所述延迟时间内导通或关闭。其特征在于，所述静电破坏保护电路还包括电压检测电路，所述电压检测电路的一端连接所述静电破坏保护电路的其中一个引脚，其另一端连接所述受控泄电通路的控制端，其用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。 根据本专利技术的另一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路的电压检测电路包括晶体管或者等效电阻。 优选地，所述电压检测电路包括一个或串联的多个二极管。 优选地，所述电压检测电路包括一个或串联的多个三极管。 优选地，所述电压检测电路包括一个或串联的多个MOS管。 根据本专利技术的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的受控泄电通路包括一个或多个晶体管，所述受控泄电通路的控制端为晶体管的栅极，所述受控泄电通路的输入端为晶体管的漏极，所述受控泄电通路的输出端为场效应晶体管的源极。 根据本专利技术的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的受控泄电通路包括N型晶体管，所述电压检测电路的一端连接到所述高压引脚。 优选地，所述延迟电路的容性元件的一端连接所述高压引脚，所述电压检测电路的阻性元件的一端连接所述低压引脚，所述控制电路包括相互串联的偶数级反相器或者一根导线。 优选地，所述延迟电路的容性元件的一端连接所述低压引脚，所述电压检测电路的阻性元件的一端连接所述高压引脚，所述控制电路包括相互串联的奇数级反相器相互串联。 根据本专利技术的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的受控泄电通路包括P型晶体管，所述电压检测电路的一端连接到所述低压引脚。 优选地，所述延迟电路的容性元件的一端连接所述高压引脚，所述电压检测电路的阻性元件的一端连接所述低压引脚，所述控制电路包括奇数级反相器相互串联。 优选地，所述延迟电路的容性元件的一端连接所述低压引脚，所述电压检测电路的阻性元件的一端连接所述高压引脚，所述控制电路包括相互串联的偶数级反相器或者一根导线。 根据本专利技术的另一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路的延迟电路的阻性元件包括等效电阻。 根据本专利技术的另一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路的延迟电路的容性元件包括等效电容。 本专利技术通过在传统静电破坏保护电路的其中一个引脚和受控泄电通路的控制端之间加入所述电压检测电路，使得本专利技术提供的具有实时检测功能的静电破坏保护电路能够通过所述电压检测电路实时检测静电电压脉冲是否超过安全电压并将检测结果传输给所述受控泄电通路，从而保证当静电电压处于安全范围以外时所述受控泄电通路能够继续进行泄放静电电流的工作。所述安全电压可以根据具体应用环境和工作条件的实施需要来预先设定，由于所述安全电压是所述受控泄电通路的开启电压和所述电压检测电路的电压述电压检测电路的具体组成元件来设定所述安全电 压，从而更好地保护芯片以防止静电破坏。附图说明 通过阅读以下参照附图所作的对非限制性实施例的详细描述，本专利技术的其它特 征、目的和优点将会变得更明显。图1示出了根据本专利技术的一个具体实施方式的，所述具有实时检测功能的静电破坏保护电路的电路模块示意图 图2示出了本专利技术第电路原理图； 图3示出了本专利技术第坏保护电路的电路原理图； 图4示出了本专利技术第坏保护电路的电路原理图； 图5示出了本专利技术第电路原理图； 图6示出了本专利技术第坏保护电路的电路原理图； 图7示出了本专利技术第坏保护电路的电路原理图； 图8示出了本专利技术第电路原理图； 图9示出了本专利技术第坏保护电路的电路原理图； 图IO示出了本专利技术第三实施例的第二变化例的，所述具有实时检测功能的静电 破坏保护电路的电路原理图； 图11示出了本专利技术第四实施例的，所述具有实时检测功能的静电破坏保护电路 的电路原理图； 图12示出了本专利技术第四实施例的第一变化例的，所述具有实时检测功能的静电 破坏保护电路的电路原理图；以及 图13示出了本专利技术第四实施例的第二变化例的，所述具有实时检测功能的静电 破坏保护电路的电路原理图。具体实施例方式图1示出了根据本专利技术的一个具体实施方式的，所述具有实时检测功能的静电破 坏保护电路的电路模块示意图。本领域技术人员理解，图本文档来自技高网...

【技术保护点】
一种静电破坏保护电路，包括：　　　　高压引脚与低压引脚；　　　　延迟电路，包括阻性元件和容性元件，所述阻性元件和容性元件相互串联跨接在所述高压引脚和低压引脚之间；　　　　受控泄电通路，其用于在所述控制电路的控制下对静电进行泄放，其包括一泄电通路，所述泄电通路跨接在所述压引脚与低压引脚之间；以及　　　　控制电路，所述控制电路的输入端连接所述延迟电路的阻性元件与容性元件之间，所述控制电路的输出端连接所述受控泄电通路的控制端，其用于控制受控泄电通路在所述延迟时间内导通或关闭；其特征在于，还包括：　　　　电压检测电路，其一端连接所述静电破坏保护电路的其中一个引脚，其另一端连接所述受控泄电通路的控制端，其用于实时检测静电电压脉冲，保证当静电电压脉冲处于安全范围以外时所述受控泄电通路继续泄放静电。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘连杰，王磊，
申请(专利权)人：彩优微电子昆山有限公司，
类型：发明
国别省市：31[中国|上海]