相变存储器加热电极的制备方法技术

本发明专利技术涉及一种相变存储器加热电极的制备方法，首先利用ＣＶＤ技术在衬底上依次沉积ＳｉＯ↓［２］／Ｓ↓［３］Ｎ↓［４］／ＳｉＯ↓［２］介质层，接着使用亚微米ＣＭＯＳ标准工艺曝光技术在顶层ＳｉＯ↓［２］上制备出直径为１５０～３００ｎｍ的孔洞。之后，沉积Ｓ↓［３］Ｎ↓［４］　１００～２００ｎｍ并刻蚀，连同一开始沉积的Ｓ↓［３］Ｎ↓［４］刻穿，在孔洞中形成出５０～１５０ｎｍ厚的Ｓ↓［３］Ｎ↓［４］侧墙。最后，将Ｓ↓［３］Ｎ↓［４］侧墙作为硬掩膜把底层ＳｉＯ↓［２］刻蚀完，利用ＣＶＤ技术填入Ｗ、ＴｉＮ等电极材料，并进行化学机械抛光停在底层ＳｉＯ↓［２］上，形成直径１００ｎｍ以下的柱状加热电极。本发明专利技术不仅避免了直接使用１００ｎｍ以下曝光技术的困难，降低了制造成本，更重要的是降低了相变存储器的操作电流和功耗。

【技术实现步骤摘要】

本专利技术涉及一种，具体的说是一种在亚微米CMOS标准工艺曝光技术基础上，通过侧墙技术将孔洞的尺寸减小到100nm以下， 制备出10 Onm以下的柱状加热电极。
技术介绍
基于硫系半导体合金材料的相变存储器(C-RAM， Chalcogenide random access memory)具有驱动电压低，功耗小，读写速度快，存储密度高，与CMOS 标准工艺兼容性好，非挥发性等突出特点，成为世界各大公司、研究机构的关注 的焦点。自2003年起，国际半导体工业协会一直认为相变存储器最有可能取代 SRAM、 DRAM、 FLASH等当今主流产品而成为下一代非挥发性半导体存储器。目前 国际上主要的半导体公司都在致力于相变存储器的研究开发，主要研究单位有 Ovonyx、 Intel、 Samsung、 ST Micron、 Hitachi、 AMD等，其中以Samsung最具 代表性，他们于2006年利用90nm工艺线成功研制出512M相变存储器。要想实现相变存^f渚器的产业化，相变存储器就必须往高速、高密度、低压、 低功耗方向发展，以取代现有的存储技术。而相变存储器最核心的部分就是相变 材料发生相变、实现存储功能的区域，也就是与加热电极接触的面积大小，因为 其直接决定相变存储器的驱动电压、功耗以及集成度。另一方面，数十年来微电 子工艺按照摩尔定律迅速发展，国际上许多大公司在研发45nm、 32nm等CMOS 工艺线，其制作流程越来越复杂，制造成本也越来越高。本专利技术就是针对如何避免直接使用100nm以下曝光技术和降低成本，为制备 出直径100nm以下的柱状加热电才及提出了一种实用的新方法。
技术实现思路
本专利技术要解决的技术问题在于提供一种用 于减小相变材料与加热电极的接触面积，降低相变存储器的驱动电压和功耗。为解决上述技术问题，本专利技术采用如下主要工艺步骤 该方法包括以下步骤(a) 利用CVD技术在衬底上依次沉积Si02/ S3N4/ Si02介质层；(b) 在步骤(a)获得的介质层上利用亚微米CMOS标准工艺曝光技术制备孔 洞，利用刻蚀技术将孔洞中的顶层Si02刻蚀完，停留在S^层；(c) 利用CVD技术在步骤(b)制备的结构上沉积S3N4;(d) 利用刻蚀技术将步骤(c)沉积的S3N4和步骤(a)沉积在衬底上的S3N4 —并 刻蚀完毕，在孔洞中形成33化侧墙；(e) 利用侧墙作为硬掩膜，将步骤(a)沉积的底层Si02刻蚀完，停留在衬底上；(f) 利用CVD技术在步骤(e )后形成的孔洞中填入金属材料作为加热电极材料；(g) 利用CMP技术将表面抛平整，停留在步骤(a)中SA层或底层Si02上，得 到加热电极。本专利技术提供了一种，实用于相变存储器的加 热电极，'同样也实用于其他电子器件的纳米电极制备。本专利技术在亚微米CMOS标准工艺曝光技术基础上，利用侧墙技术限制孔洞的直 径，制备出直径lOOnm以下纳米柱状加热电极。从而避免了直接使用100nm以下 曝光技术的困难，降低了制造成本，更重要的是降低了相变存储器的操作电流和功耗，为相变存储器的高速、高密度、低压、低功耗发展方向奠定了lj;出。本发 明不仅适用于制备相变存储器的小尺寸纳米加热电极，同样适用于制备其他电子 器件特别是纳电子器件所需的纳米电极，具有很大的应用价值。附图说明图1为本专利技术村底上依次沉积三层Si02/ S3N4/ Si02介质层的剖面结构示意图。图2为本专利技术利用亚微米CMOS标准工艺曝光技术，在顶层Si02制备纳米孔 洞的剖面结构示意图。4图3为本专利技术利用CVD技术在步骤(b)制备的结构上沉积33仏后的剖面结构 示意图。图4为本专利技术刻蚀S3N4在孔洞中形成S3N4侧墙后的剖面结构示意图。图5为本专利技术利用侧墙作为硬掩膜，刻蚀完底层Si02的剖面结构示意图。 图6为本专利技术利用CVD技术填充金属材料后的剖面结构示意图。 图7为本专利技术表面CMP停在S3N4层后的柱状加热电极的剖面结构示意图。 图8为本专利技术利用所得纳米柱状加热电极制备的单元器件结构剖面示意图。 其中，l一衬底；2—底层Si02; 3—S3N4; 4—顶层Si02; 5—加热电极；6 — 相变材料；7—上电极；8—绝缘材料。具体实施例方式下面结合附图通过参考几个非限定性的具体实施例详细的本专利技术。 实施例1:(1) 利用CVD (化学气相沉积)技术在衬底W材料(底电极)上依次沉积三 层Si(y S3N4/ Si。2介质层,其厚度分别为150nm/50nm/150nm;(2) 在步骤(a)获得的介质层上利用0. 18umCM0S标准工艺曝光技术制备纳米 孔洞，其直径为260nm,利用RIE (反应离子刻蚀)技术将顶层Si02刻蚀完，停 留在S扎层，去胶后就得到260nm的孔洞；(3) 利用CVD技术在步骤(b)制备的结构上沉积160nm厚的S晶；(4) 利用RIE技术将步骤(c)沉积的SA和步骤(a)沉积的S扎一并刻蚀完毕， 在孔洞中形成8Onm厚的侧墙；(5) 利用侧墙作为硬掩膜，将步骤(a)沉积的底层Si02刻蚀完，停留在底电 极上，这样由侧墙定义的底层Si02孔洞直径为100nm;(6) 利用CVD技术填入W材料作为加热电极材料；(7) 利用CMP (化学机械抛光)技术将表面抛平整，停留在步骤(a)中S^层 或底层Si0!上，得到直径100nm的柱状加热电极；(8)在上述直径100nm的柱状加热电极上制备相变材料6、绝缘材料8 (可以是Si02， S扎，或者A1203 )和上电极材料7，通过剥离或刻蚀的方法形成相变存储 器单元器件。 实施例二将(3)中S扎的厚度增加，刻蚀的厚度相应改变，则可以得到100nm以下的 柱状纳米电极。因为增加S3N4厚度就增加了侧墙的厚度，减小了孔洞的直径，因 而得到100nm以下的柱状纳米电极。 实施例三将(2)中的0. 18um曝光条件改变为其他精度的曝光条件，如0. 13咖，0. 25um 等，S3N4沉积的厚度和刻蚀的时间做相应的改变也可以得到100nm以下的柱状纳 米电极。实施例四将(3)中S扎替换为SiON、 Si02、 A1203中的一种或其他绝缘材料，相应的刻 蚀条件改变，也可以得到100nm以下的柱状纳米电极，相当于替换了侧墙的材料。同样，控制Si02的厚度可以控制纳米电极的直径。在亚微米(0. 13um， 0. 18um， 0. 25咖等)CMOS标准工艺曝光技术基础上，利用 侧墙技术限制孔洞的直径，制备出直径100nm以下柱状加热电极。首先利用CVD 技术在衬底上依次沉积Si02/ S3N4 / Si02 (厚度分别为100 ~ 200mn/50 ~ 10 Onm/100 - 20 Onm)介质层，接着使用亚微米CMOS标准工艺曝光技术在顶层S i 02 上制备出直径为150~ 300nm的孔洞。之后，沉积S3N4100 ~ 200nm并刻蚀，连同 一开始沉积的S扎刻穿，在孔洞中形成出50 150nm厚的S扎侧墙。最后，将S3N4 侧墙作为硬掩膜把底层Si02刻蚀完，利用CVD技术填入W、 TiN等电极材料，并 进行化学机械抛光停在底层Si02上，形成直径lOOnm以下的柱状加热电极。本 专利技术不仅避免了直接使用100nm以下曝光技术的本文档来自技高网...

【技术保护点】
一种相变存储器加热电极的制备方法，其特征在于，该方法包括以下步骤：　（ａ）利用ＣＶＤ技术在衬底上依次沉积底层ＳｉＯ↓［２］／绝缘材料／顶层ＳｉＯ↓［２］介质层；　（ｂ）在步骤（ａ）获得的介质层上利用亚微米ＣＭＯＳ标准工艺曝光技术制备孔洞，利用刻蚀技术将孔洞中的顶层ＳｉＯ↓［２］刻蚀完，停留在绝缘材料层；　（ｃ）利用ＣＶＤ技术在步骤（ｂ）制备的结构上沉积绝缘材料；　（ｄ）利用刻蚀技术将步骤（ｃ）沉积的绝缘材料和步骤（ａ）沉积在衬底上的绝缘材料一并刻蚀完毕，在孔洞中形成侧墙；　（ｅ）利用侧墙作为硬掩膜，将步骤（ａ）沉积的底层ＳｉＯ↓［２］刻蚀完，停留在衬底上；　（ｆ）利用ＣＶＤ技术在步骤（ｅ）后形成的孔洞中填入金属材料作为加热电极材料；　（ｇ）利用ＣＭＰ技术将表面抛平整，停留在步骤（ａ）中绝缘材料层或底层ＳｉＯ↓［２］上，得到加热电极。

【技术特征摘要】

【专利技术属性】
技术研发人员：冯高明，宋志棠，刘波，封松林，万旭东，吴关平，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]