一种ESD版图结构制造技术

本发明专利技术提供一种ESD版图结构，包括形成于半导体衬底中的漏极、源极和体区，以及位于所述半导体衬底上的栅极，所述栅极位于所述源极和漏极之间，所述源极和体区相邻且接触设置，且所述体区位于所述源极远离所述栅极一侧上；其中，所述体区包括至少两个沿所述体区的长度方向线性排列的体区段，所有所述体区段间隔设置；或者所述体区包括多个第一图形和多个第二图形，相邻两个所述第一图形之间均设置有一个所述第二图形，所述第二图形的宽度大于所述第一图形的宽度，可以改善工艺过程中体区长条状掩膜光阻倒掉并出现peeling(脱落)现象，从而使得掩模光阻无法阻挡N型离子注入，对半导体器件造成了影响。器件造成了影响。器件造成了影响。

【技术实现步骤摘要】
一种ESD版图结构


[0001]本专利技术涉及半导体
，特别涉及一种ESD版图结构。

技术介绍

[0002]在集成电路芯片的生产、封装、测试过程中，静电放电是不可避免的现象。积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。因此，抗ESD的设计越来越受到重视。
[0003]在0.11μm 7V(Vdd)平台的NMOS器件中，由于NMOS器件泄放大电流下寄生NPN管开启，导致维持电压Vhold降低，即出现维持电压Vhold小于7V(Vdd)。为了解决上述问题，对ESD版图进行优化，将源极和体区(bulk)连通，以降低源极和体区的电阻差，从而抑制寄生NPN管开启，并提高维持电压Vhold，但是此时的ESD版图(如图1所示)中长条状的体区1在工艺过程中，例如N型离子注入工艺时，该工艺的掩膜光阻在体区形成长条形状，这样很容易造成掩膜光阻倒掉并出现peeling(脱落)现象，从而使得掩模光阻无法阻挡N型离子注入，对半导体器件造成了影响。

技术实现思路

[0004]本专利技术的目的在于，提供一种ESD版图结构，可以改善工艺过程中体区长条状掩膜光阻倒掉并出现peeling现象。
[0005]为了解决上述问题，本专利技术提供一种ESD版图结构，包括形成于半导体衬底中的漏极、源极和体区，以及位于所述半导体衬底上的栅极，所述栅极位于所述源极和漏极之间，所述源极和体区相邻且接触设置，且所述体区位于所述源极远离所述栅极一侧上；<br/>[0006]其中，所述体区包括至少两个沿所述体区的长度方向线性排列的体区段，所有所述体区段间隔设置。
[0007]可选的，所述体区段的长度为5μm～10μm。
[0008]进一步的，相邻两个所述体区段之间的间距为所述第一图形的宽度的2倍～3倍。
[0009]可选的，每个所述体区段包括一个第一图形，所述第一图形为矩形。
[0010]可选的，所述体区段包括多个第一图形和多个第二图形，相邻两个所述第一图形之间均设置有一个所述第二图形，所述第二图形的宽度大于所述第一图形的宽度，且所述第一图形和第二图形均为矩形。
[0011]进一步的，所述第二图形的宽度b2满足公式：
[0012]b2＝b1+2k；
[0013]其中，k的取值为1/2m～2/3m；m为所述源极的宽度；b1为所述第一图形的宽度。
[0014]进一步的，相邻两个所述第二图形之间的间隔距离为1μm～5μm。
[0015]另一方面，本专利技术还提供一种ESD版图结构，包括形成于半导体衬底中的漏极、源极和体区，以及位于所述半导体衬底上的栅极，所述栅极位于所述源极和漏极之间，所述源极和体区相邻且接触设置，且所述体区位于所述源极远离所述栅极一侧上；
[0016]其中，所述体区包括多个第一图形和多个第二图形，相邻两个所述第一图形之间均设置有一个所述第二图形，所述第二图形的宽度大于所述第一图形的宽度。
[0017]可选的，所述第二图形的宽度b2满足公式：
[0018]b2＝b1+2k；
[0019]其中，k的取值为1/2m～2/3m；m为源极的宽度；b1为第一图形的宽度。
[0020]可选的，相邻两个所述第二图形之间的间隔距离为1μm～5μm。
[0021]可选的，所述体区包括至少两个沿所述体区的长度方向线性排列的体区段，所有所述体区段间隔设置，每个所述体区段均包括多个第一图形和多个第二图形。
[0022]进一步的，所述体区段的长度为5μm～10μm。
[0023]进一步的，相邻两个所述体区段之间的间距为所述第一图形的宽度的2倍～3倍。
[0024]与现有技术相比，本专利技术具有以下有益效果：
[0025]本专利技术提供一种ESD版图结构，包括形成于半导体衬底中的漏极、源极和体区，以及位于所述半导体衬底上的栅极，所述栅极位于所述源极和漏极之间，所述源极和体区相邻且接触设置，且所述体区位于所述源极远离所述栅极一侧上；其中，所述体区包括至少两个沿所述体区的长度方向线性排列的体区段，所有所述体区段间隔设置；或者所述体区包括多个第一图形和多个第二图形，相邻两个所述第一图形之间均设置有一个所述第二图形，所述第二图形的宽度大于所述第一图形的宽度，可以改善工艺过程中体区长条状掩膜光阻倒掉并出现peeling(脱落)现象，从而使得掩模光阻无法阻挡N型离子注入，对半导体器件造成了影响。
附图说明
[0026]图1为现有技术中的ESD版图结构的版图结构示意图；
[0027]图2为本专利技术实施例一提供的ESD版图结构的版图结构示意图；
[0028]图3为本专利技术实施例二提供的ESD版图结构的版图结构示意图；
[0029]图4为本专利技术实施例三提供的ESD版图结构的版图结构示意图。
[0030]附图标记说明：
[0031]1‑
体区；10
‑
漏极；11
‑
漏极接触孔；20
‑
栅极；21
‑
栅极接触孔；30
‑
源极；41
‑
体区段；41a
‑
第一图形；41b
‑
第二图形；42
‑
体区接触孔；
具体实施方式
[0032]以下将对本专利技术的一种ESD版图结构作进一步的详细描述。下面将参照附图对本专利技术进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。
[0033]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0034]为使本专利技术的目的、特征更明显易懂，下面结合附图对本专利技术的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0035]实施例一
[0036]图2为本实施例提供的ESD版图结构的版图结构示意图。如图2所示，本实施例提供一种ESD版图结构，包括形成于半导体衬底中的漏极10、源极30和体区(bulk)，位于所述半导体衬底上的栅极20，所述栅极20位于所述源极30和漏极10之间，所述源极30和体区相邻且接触设置，且所述体区位于所述源极30远离所述栅极20一侧上。所述栅极20、源极30和漏极10均为长条状，且所述源极30的宽度为m。所有所述栅极20平行且间隔设置在所述半导体衬底上。...

【技术保护点】

【技术特征摘要】
1.一种ESD版图结构，其特征在于，包括形成于半导体衬底中的漏极、源极和体区，以及位于所述半导体衬底上的栅极，所述栅极位于所述源极和漏极之间，所述源极和体区相邻且接触设置，且所述体区位于所述源极远离所述栅极一侧上；其中，所述体区包括至少两个沿所述体区的长度方向线性排列的体区段，所有所述体区段间隔设置。2.如权利要求1所述的ESD版图结构，其特征在于，所述体区段的长度为5μm～10μm。3.如权利要求4所述的ESD版图结构，其特征在于，相邻两个所述体区段之间的间距为所述第一图形的宽度的2倍～3倍。4.如权利要求1所述的ESD版图结构，其特征在于，每个所述体区段包括一个第一图形，所述第一图形为矩形。5.如权利要求1所述的ESD版图结构，其特征在于，所述体区段包括多个第一图形和多个第二图形，相邻两个所述第一图形之间均设置有一个所述第二图形，所述第二图形的宽度大于所述第一图形的宽度，且所述第一图形和第二图形均为矩形。6.如权利要求5所述的ESD版图结构，其特征在于，所述第二图形的宽度b2满足公式：b2＝b1+2k；其中，k的取值为1/2m～2/3m；m为所述源极的宽度；b1为所述第一图形的宽度。7.如权利要求5所述的ESD版图结构，其特征在于，相邻两个所述第二...

【专利技术属性】
技术研发人员：顾文斌，陈宏，卓明川，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：