用于EDA软件的路径间收敛偏移的方法及存储介质技术

本申请涉及一种用于EDA软件的路径间收敛偏移的方法及存储介质。所述方法包括在利用EDA软件进行芯片实现时获取所述EDA软件的静态时序验证结果，在所述静态时序验证结果中存在路径间偏移违例的情况下：将各个路径按照路径的第一属性进行第一分组，以得到包括多个具有不同的第一属性的第一组；对于各个第一组的组内的路径间偏移违例进行修复，使得各个第一组的组内的路径间偏移收敛，以及对于组内的路径间偏移已收敛的各个第一组，对彼此之间的组间的路径间偏移违例进行修复，直至各个路径间偏移收敛。本申请的方法能够在不造成过多芯片面积浪费的情况下，使得各个路径间偏移能够更快、更好地收敛，并且可以适用于更高频率的时钟域。钟域。钟域。

【技术实现步骤摘要】
用于EDA软件的路径间收敛偏移的方法及存储介质


[0001]本申请涉及芯片设计
，更具体地，涉及一种用于EDA软件的路径间收敛偏移的方法及存储介质。

技术介绍

[0002]随着电子工业的发展，电子产品对芯片（Integrated Circui，IC，也称集成电路）的要求越来越苛刻，一方面需要更好更全面的功能和更优良的性能，另一方面要求芯片生产更经济。这就导致芯片设计中会引入更复杂多样的路径，以满足性能需要。在利用EDA软件进行芯片设计的中后端实现过程中，如何快速收敛各条寄存器
‑
寄存器之间的路径的路径间偏移（也称skew），是影响芯片设计效率和芯片性能的关键技术。
[0003]目前常用的收敛skew的方法包括通过将skew的要求值设定为set_max_delay的参数值，从而控制所有可能的路径满足最小的偏移量。图1示出现有技术中用于EDA软件的路径间收敛偏移的方法的示意图，如图1所示，对于以寄存器register_b1、寄存器register_b2和寄存器register_b3为起点，以寄存器register_e1~寄存器register_e6为终点的各条路径，均利用set_max_delay将从各个register_b到各个register_e的最大延时设置为max_skew值。这种方法使得各个路径均在延时最小的情况下满足路径间skew的要求，虽然操作简单，但往往对时序要求过于严苛，时序越严苛，对芯片布局布线要求就过高，因此可能导致芯片面积不必要的浪费。此外，该方法对于频率越高的时钟域就越难实现，甚至可能存在无法收敛的情况。

技术实现思路

[0004]提供了本申请以解决现有技术中存在的上述问题。
[0005]需要一种用于EDA软件的路径间收敛偏移的方法及存储介质，能够在利用EDA软件进行芯片布局布线实现时，在不造成过多芯片面积浪费的情况下，使得各个路径间偏移能够更快更好地收敛，并且可以适用于更高频率的时钟域。
[0006]根据本申请的第一方案，提供一种用于EDA软件的路径间收敛偏移的方法，包括获取所述EDA软件的静态时序验证结果，在所述静态时序验证结果中存在路径间偏移违例的情况下：将各个路径按照路径的第一属性进行第一分组，以得到包括多个具有不同的第一属性的第一组；对于各个第一组的组内的路径间偏移违例进行修复，使得各个第一组的组内的路径间偏移收敛，以及对于组内的路径间偏移已收敛的各个第一组，对彼此之间的组间的路径间偏移违例进行修复，直至各个路径间偏移收敛。
[0007]根据本申请的第二方案，提供一种非暂时性计算机可读存储介质，其上存储有计算机可执行指令，所述计算机可执行指令由处理器执行时，实现根据本申请各个实施例所述的用于EDA软件的路径间收敛偏移的方法。
[0008]利用根据本申请各个实施例的用于EDA软件的路径间收敛偏移的方法及存储介质，将芯片中的各条复杂路径按照路径的属性进行分组，并按照先组内路径间偏移收敛，再
组间路径间偏移收敛的顺序，使路径间偏移的收敛问题化繁为简，能够实现全部的路径间偏移的快速收敛，并且由于其对时序的要求更为宽松、合理，因此能够适用于更高频率的时钟域。
[0009]上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
[0010]在不一定按比例绘制的附图中，相同的附图标记可以在不同的视图中描述相似的部件。附图大体上通过举例而不是限制的方式示出各种实施例，并且与说明书以及权利要求书一起用于对所公开的实施例进行说明。在适当的时候，在所有附图中使用相同的附图标记指代同一或相似的部分。这样的实施例是例证性的，而并非旨在作为本装置或方法的穷尽或排他实施例。
[0011]图1示出现有技术中用于EDA软件的路径间收敛偏移的方法的示意图。
[0012]图2示出根据本申请实施例的用于EDA软件的路径间收敛偏移的方法的流程图。
[0013]图3示出根据本申请实施例的EDA软件静态时序验证中路径间偏移的计算方法示意图。
[0014]图4示出根据本申请实施例的第一属性为路径的起点时第一分组的示意图。
[0015]图5示出根据本申请实施例的用于EDA软件的路径间收敛偏移的方法的另一流程图。
具体实施方式
[0016]为使本领域技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请作详细说明。下面结合附图和具体实施例对本申请的实施例作进一步详细描述，但不作为对本申请的限定。
[0017]本申请中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。本申请中结合附图所描述的方法中各个步骤的执行顺序并不作为限定。只要不影响各个步骤之间的逻辑关系，可以将数个步骤整合为单个步骤，可以将单个步骤分解为多个步骤，也可以按照具体需求调换各个步骤的执行次序。
[0018]还应理解，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本申请中字符“/”，一般表示前后关联对象是一种“或”的关系。
[0019]在利用EDA（Electronic Design Automation，电子设计自动化）软件进行芯片设计时，不同信号沿布线路径到达不同寄存器等元件所经历的布线长度、驱动和负载等不同，因而所花费的时间也可能不同，基于此，不同路径的两个或多个信号在时序上的差异称为路径间偏移或路径间偏斜（在本申请中或以本领域常用的路径间skew代称）。此处所说的信号，在本申请中所指代的可以是数据信号和时钟信号两者中的至少一者。仅以时钟信号为
例，假设一个时钟树包含500个端点，如果说该时钟树的路径间偏移为50ps，则意味着时钟树上最长时钟路径和最短时钟路径之间的延时差为50ps，其中，各条时钟路径是以时钟树的起点作为路径的起点，以诸如触发器等同步元件的时钟引脚作为路径的终点。但须知上述示例仅为了更清楚地说明，本申请中的路径不限于时钟路径，也可以是数据路径，因此路径间skew可以是指任意路径的路径间skew。
[0020]在芯片设计中，路径间skew几乎永远存在，并且从电路设计的角度，通常会对至少部分路径的路径间skew有特定的条件约束，只有在这些条件约束得到满足的情况下，才能保证数字电路的时序逻辑正确运行，因此，需要利用具有静态时序验证功能的EDA软件对布线后的芯片运行静态时序验证，当所得到的布线后实际的路径间skew无法满足上述路径间skew条件约束时，称为发生了路径间skew违例，在这种情况下将可能导致所设计的数字电路无法按照正确的逻辑运行，称为发生了路径间skew违例，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于EDA软件的路径间收敛偏移的方法，其特征在于，包括：在利用EDA软件进行芯片实现时，获取所述EDA软件的静态时序验证结果，在所述静态时序验证结果中存在路径间偏移违例的情况下：将各个路径按照路径的第一属性进行第一分组，以得到包括多个具有不同的第一属性的第一组；对于各个第一组的组内的路径间偏移违例进行修复，使得各个第一组的组内的路径间偏移收敛，以及对于组内的路径间偏移已收敛的各个第一组，对彼此之间的组间的路径间偏移违例进行修复，直至各个路径间偏移收敛。2.根据权利要求1所述的方法，其特征在于，所述方法还包括，在所述静态时序验证结果中存在路径间偏移违例的情况下：在按照路径的第一属性的第一分组的结果的基础上，将各个第一组按照路径的至少一种第二属性进行第二分组，以得到各个第一组下的细分的第二子组；对于各个第一组下的细分的各个第二子组，先对各个第二子组的组内的路径间偏移违例进行修复，使得各个第二子组的组内的路径间偏移收敛，再对于组内的路径间偏移已收敛的各个第二子组，对彼此之间的组间的路径间偏移违例进行修复，直至各个第一组内的路径间偏移收敛。3.根据权利要求1所述的方法，其特征在于，所述第一属性至少包括路径的起点、路径的终点、路径所属的功能区域和路径所属的时钟域中的至少一种。4.根据权利要求2所述的方法，其特征在于，所述第二属性至少包括路径的起点、路径的终点和路径所属的功能区域中的至少一种。5.根据权利要求1
‑
4中任一项所述的方法，其特征在于，所述方法还包括：设定路径中各条异步路径对应的最大路径延迟和最小路径延迟，来得到各个路径间偏移，以便通过静态时序验证识别路径间偏移违例状况。6.根据权利要求1
‑
4中任一项所述的方法，其特征在于，所述方法还包括：设定路径中包括各条同步路径和各条异步路径对应的最大路径...

【专利技术属性】
技术研发人员：李宝同，
申请(专利权)人：南京芯驰半导体科技有限公司，
类型：发明
国别省市：