半导体结构及其制备方法技术

本公开实施例涉及半导体领域，提供一种半导体结构及其制备方法，半导体结构包括：基底，基底包括沿第一方向排布的多个半导体柱，每一半导体柱包括第一源漏区、沟道区以及第二源漏区；沿第一方向延伸的位线，位线位于基底内，位线与每一半导体柱的第一源漏区电接触，位线内具有N型掺杂离子或者P型掺杂离子；位线包括沿第一方向依次交替排布的多个外延层和多个连接层，每一连接层位于每两个相邻的外延层之间且与外延层电接触，每一连接层与每一第一源漏区电接触；沿第二方向延伸的字线，字线位于基底内，字线与沟道区正对。本申请提供的半导体结构及其制备方法至少有利于提高所制备的半导体结构的良率。导体结构的良率。导体结构的良率。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。

技术介绍

[0002]存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存（Random Access Memory，RAM）可分为动态随机存取存储器（Dynamic Random Access Memory，DRAM）与静态随机存取存储器（Static Random
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Access Memory，SRAM）两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。
[0003]存储单元通常包括存储元件和晶体管，晶体管的漏极与位线结构相连、源极与存储元件相连，存储单元的字线结构能够控制晶体管的沟道区的打开或关闭，进而通过位线结构读取存储在存储元件中的数据信息，或者通过位线结构将数据信息写入到存储元件中进行存储。
[0004]然而，目前所制备的半导体结构的良率欠佳。

技术实现思路

[0005]本公开实施例提供一种半导体结构及其制备方法，至少有利于提高所制备的半导体结构的良率。
[0006]根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底包括沿第一方向排布的多个半导体柱，每一所述半导体柱包括第一源漏区、沟道区以及第二源漏区；沿所述第一方向延伸的位线，所述位线位于所述基底内，所述位线与每一所述半导体柱的第一源漏区电接触，所述位线内具有N型掺杂离子或者P型掺杂离子；所述位线包括沿所述第一方向依次交替排布的多个外延层和多个连接层，每一所述连接层位于每两个相邻的所述外延层之间且与所述外延层电接触，每一所述连接层与每一所述第一源漏区电接触；沿第二方向延伸的字线，所述字线位于所述基底内，所述字线与所述沟道区正对。
[0007]在一些实施例中，每一所述外延层与两个相邻的所述半导体柱的第一源漏区电接触。
[0008]在一些实施例中，所述多个外延层与所述多个连接层为同一半导体膜，同一所述半导体膜与多个所述半导体柱的第一源漏区电接触。
[0009]在一些实施例中，所述外延层包括第一半导体层以及第二半导体层，所述第二半导体层环绕所述第一半导体层，所述第二半导体层与所述连接层电接触。
[0010]在一些实施例中，沿所述第一方向，所述连接层与相邻的所述外延层之间的宽度比值小于等于2/3。
[0011]根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底，所述基底包括多个沿第一方向依次排布的半导体层，相邻的两个半导体层之间构成第一凹槽；对位于所述第一凹槽底部的所述基底进行刻蚀处理，形成第二凹
槽，所述第二凹槽与所述第一凹槽一一对应；采用选择性外延工艺形成外延层，所述外延层填充所述第二凹槽；对所述外延层进行原位掺杂工艺以使所述外延层内具有N型掺杂离子或者P型掺杂离子；形成多个连接层，所述连接层与所述半导体柱一一对应，每一所述连接层位于两个相邻的所述外延层之间，所述连接层内具有所述N型掺杂离子或者P型掺杂离子；沿所述第一方向，所述连接层的两侧分别与所述外延层电接触；多个所述连接层与多个所述外延层共同构成位线；对所述半导体层进行掺杂处理以形成第一源漏区、沟道区以及第二源漏区，所述位线与所述第一源漏区电接触；所述第一源漏区、所述沟道区以及所述第二源漏区共同构成半导体柱；形成沿第二方向延伸的字线，所述字线位于所述第一凹槽内，所述字线与所述沟道区正对。
[0012]在一些实施例中，沿所述第一方向，相邻的所述第二凹槽之间的最小距离小于两个相邻的所述第一凹槽的最小距离的2/3。
[0013]在一些实施例中，形成所述第二凹槽之后，形成所述外延层之前包括：沿所述第二凹槽的内壁刻蚀位于所述半导体层底部的基底以形成第三凹槽，所述第三凹槽与所述第二凹槽相贯通。
[0014]在一些实施例中，形成第三凹槽的工艺步骤包括：沿所述第二凹槽的内壁刻蚀位于所述半导体层底部的基底直至相邻的两个所述第二凹槽相贯通以形成第三凹槽，所述第三凹槽连通相邻的每两个所述第二凹槽；形成所述外延层与所述连接层的工艺步骤包括：形成填充所述第二凹槽和所述第三凹槽的半导体膜，位于所述第二凹槽的半导体膜作为外延层，位于所述第三凹槽的半导体膜作为连接层；对所述外延层进行原位掺杂工艺的同时，对所述连接层进行所述原位掺杂工艺以使所述连接层内具有所述N型掺杂离子或者P型掺杂离子。
[0015]在一些实施例中，形成所述连接层的工艺步骤包括：对进行过原位掺杂工艺后的外延层以及基底进行退火处理工艺以使部分位于所述半导体层下方的基底内具有所述N型掺杂离子或者P型掺杂离子，具有所述N型掺杂离子或者P型掺杂离子的部分基底作为连接层。
[0016]本公开实施例提供的技术方案至少具有以下优点：本公开实施例提供的半导体结构中，位线包含外延层以及连接层，外延层与连接层的材料以及制备方法可以灵活调整，而不局限于基底的材料以及特性，保证制备的位线达到VCT（Vertical channel transistor，垂直沟道晶体管）器件的要求。
[0017]本公开实施例提供的半导体结构的制备方法中，采用选择性外延工艺形成外延层，并对外延层进行原位掺杂工艺以使外延层内具有N型掺杂离子或者P型掺杂离子，原位掺杂工艺以及选择性外延工艺所形成的外延层掺杂均匀，且易于控制掺杂浓度，从而可以获得掺杂浓度合适以及掺杂均匀的外延层。原位掺杂工艺简单、成本低，有效简化了工业化的制备流程，提升了效率和降低工业化制备的成本，便于放大推广和应用。
附图说明
[0018]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单
地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本公开一实施例提供的半导体结构的一种俯视图；图2为图1沿A1
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A2剖面的第一种剖面结构示意图；图3为图1沿B1
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B2剖面的第一种剖面结构示意图；图4为图1沿A1
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A2剖面的第二种剖面结构示意图；图5为图1沿B1
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B2剖面的第二种剖面结构示意图；图6为本公开一实施例提供的半导体结构的制备方法中提供基底对应的半导体结构的俯视图；图7为图6沿A1
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A2剖面的一种剖面结构示意图；图8为图6沿B1
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B2剖面的一种剖面结构示意图；图9为本公开一实施例提供的半导体结构的制备方法中形成第二凹槽对应的半导体结构的剖面结构示意图；图10为本公开一实施例提供的半导体结构的制备方法中形成外延层对应的半导体结构的剖面结构示意图；图11为本公开一实施例提本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括沿第一方向排布的多个半导体柱，每一所述半导体柱包括第一源漏区、沟道区以及第二源漏区；沿所述第一方向延伸的位线，所述位线位于所述基底内，所述位线与每一所述半导体柱的第一源漏区电接触，所述位线内具有N型掺杂离子或者P型掺杂离子；所述位线包括沿所述第一方向依次交替排布的多个外延层和多个连接层，每一所述连接层位于每两个相邻的所述外延层之间且与所述外延层电接触，每一所述连接层与每一所述第一源漏区电接触；沿第二方向延伸的字线，所述字线位于所述基底内，所述字线与所述沟道区正对。2.根据权利要求1所述的半导体结构，其特征在于，每一所述外延层与两个相邻的所述半导体柱的第一源漏区电接触。3.根据权利要求1所述的半导体结构，其特征在于，所述多个外延层与所述多个连接层为同一半导体膜，同一所述半导体膜与多个所述半导体柱的第一源漏区电接触。4.根据权利要求1所述的半导体结构，其特征在于，所述外延层包括第一半导体层以及第二半导体层，所述第二半导体层环绕所述第一半导体层，所述第二半导体层与所述连接层电接触。5.根据权利要求1所述的半导体结构，其特征在于，沿所述第一方向，所述连接层与相邻的所述外延层之间的宽度比值小于等于2/3。6.一种半导体结构的制备方法，其特征在于，包括：提供基底，所述基底包括多个沿第一方向依次排布的半导体层，相邻的两个半导体层之间构成第一凹槽；对位于所述第一凹槽底部的所述基底进行刻蚀处理，形成第二凹槽，所述第二凹槽与所述第一凹槽一一对应；采用选择性外延工艺形成外延层，所述外延层填充所述第二凹槽；对所述外延层进行原位掺杂工艺以使所述外延层内具有N型掺杂离子或者P型掺杂离子；形成多个连接层，所述连接层与所述半导体层一一对应，每一所述连接层位于两个相邻的所述外延层之间，所述连接层内具有...

【专利技术属性】
技术研发人员：蒋懿，邱云松，肖德元，胡敏锐，廖昱程，冯道欢，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：