具有减少1求补延迟的浮点融合乘加制造技术

本申请案的实施例涉及具有减少1求补延迟的浮点融合乘加。一种方法(500)包含接收对应于加法器的输入的第一部分的进位

【技术实现步骤摘要】
具有减少1求补延迟的浮点融合乘加


[0001]本申请案的实施例涉及具有减少1求补延迟的浮点融合乘加。

技术介绍

[0002]处理器可经配置以对浮点数执行算术运算。在浮点表示法中，数字由尾数1.F、指数E及符号位S表示。尾数1.F表示浮点数的有效数字且指数E表示二进制小数点(例如小数点)相对于尾数的位置。符号位S(如果使用)指示浮点数是正(例如，符号位S等于0)还是负(例如，符号位S等于1)。浮点算术运算可产生比尾数可用位数具有更多有效位的结果。因此，此一结果经舍入(例如，舍入到可使用可用尾数位数表示的有效位数)。

技术实现思路

[0003]根据本公开的至少一个实例，一种方法包含：由加法器接收对应于所述加法器的输入位的第一部分的进位
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和格式值，所述进位
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和格式值包含进位值及和值；由所述加法器接收对应于所述加法器的输入位的不与输入位的所述第一部分重叠的第二部分的第二值；及提供所述进位值与所述和值的中间和。提供所述中间和产生进位输出位。所述方法还包含：使所述第二值递增以产生递增结果，其中所述所接收第二值是非递增结果；确定所述递增结果的符号及所述非递增结果的符号；响应于所述递增结果的所述符号而对所述递增结果求补或使所述递增结果通过以提供第一输出；响应于所述非递增结果的所述符号而对所述非递增结果求补或使所述非递增结果通过以提供第二输出；响应于所述进位输出位、所述递增结果的所述符号及所述非递增结果的所述符号而对所述中间和求补或使所述中间和通过以提供第三输出；响应于所述进位输出位而选择所述第一及第二输出中的一者；及提供包括所述第三输出及所述第一及第二输出中的所述选定者的最终和。
[0004]根据本公开的另一实例，一种方法包含：由加法器接收对应于所述加法器的输入位的第一部分的进位
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和格式值，所述进位
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和格式值包含进位值及和值；由所述加法器接收对应于所述加法器的输入位的不与输入位的所述第一部分重叠的第二部分的第二值；及提供所述进位值及所述和值的较高有效部分的第一中间和。提供所述第一中间和产生进位输出高位。所述方法还包含提供所述进位值及所述和值的较低有效部分的第二中间和。提供所述第二中间和产生进位输出低位。所述方法进一步包含：使所述第二值的较高有效部分递增以产生第一递增结果，其中所述所接收第二值的所述较高有效部分是第一非递增结果；使所述第二值的较低有效部分递增以产生第二递增结果，其中所述所接收第二值的所述较低有效部分是第二非递增结果；确定所述第一递增结果的符号、所述第一非递增结果的符号、所述第二递增结果的符号及所述第二非递增结果的符号；及进行以下中的每一者：响应于所述第一递增结果的所述符号而对所述第一递增结果求补或使所述第一递增结果通过以提供第一输出；响应于所述第一非递增结果的所述符号而对所述第一非递增结果求补或使所述第一非递增结果通过以提供第二输出；响应于所述第二递增结果的所述符号而对所述第二递增结果求补或使所述第二递增结果通过以提供第三输出；及响应于所述第二
非递增结果的所述符号而对所述第二非递增结果求补或使所述第二非递增结果通过以提供第四输出。所述方法还包含：响应于所述进位输出高位、所述第一递增结果的所述符号及所述第一非递增结果的所述符号而对所述第一中间和求补或使所述第一中间和通过以提供第五输出；响应于所述进位输出低位、所述第二递增结果的所述符号及所述第二非递增结果的所述符号而对所述第二中间和求补或使所述第二中间和通过以提供第六输出；响应于所述进位输出高位而选择所述第一及第二输出中的一者；响应于所述进位输出低位而选择所述第三及第四输出中的一者；及提供包括所述第五输出及所述第一及第二输出中的所述选定者的第一最终和；及提供包括所述第六输出及所述第三及第四输出中的所述选定者的第二最终和。
[0005]根据本公开的又一实例，一种装置包含具有进位输入、和输入、进位输出输出及中间输出的加法单元。所述加法单元经配置以：在所述进位输入处接收进位
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和格式值的进位值；在所述和输入处接收所述进位
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和格式值的和值；及在所述中间输出处提供所述进位值与所述和值的中间和，其中所述加法单元对应于加法器的输入位的第一部分。所述装置还包含具有递增器输入及递增器输出的递增器电路，其中所述递增器电路经配置以：在所述递增器输入处接收第二值；及响应于所述第二值而在所述递增器输出处提供递增结果，其中所述所接收第二值是非递增结果，且其中所述递增器电路对应于所述加法器的输入位的不与输入位的所述第一部分重叠的第二部分。所述装置还包含：第一1求补电路，其具有第一1补码输入、第一1补码输出及第一控制输入，其中所述第一1补码输入耦合到所述递增器输出；第二1求补电路，其具有第二1补码输入、第二1补码输出及第二控制输入，其中所述第二1补码输入耦合到所述递增器输入；及第三1求补电路，其具有第三1补码输入、第三1补码输出及第三控制输入，其中所述第三1补码输入耦合到所述中间输出。所述装置进一步包含具有第一及第二预计算输入及第一及第二预计算输出的第一预计算电路，其中所述第一预计算输入耦合到所述递增器输出，其中所述第二预计算输入耦合到所述递增器输入，其中所述第一预计算输出耦合到所述第一控制输入，且其中所述第二预计算输出耦合到所述第二控制输入。此外，所述装置包含具有第三、第四及第五预计算输入及第三预计算输出的第二预计算电路，其中所述第三预计算输入耦合到所述递增器输出，其中所述第四预计算输入耦合到所述递增器输入，其中所述第五预计算输入耦合到所述进位输出输出，且其中所述第三预计算输出耦合到所述第三控制输入。所述装置还包含具有第一及第二多路复用器输入、多路复用器控制输入及多路复用器输出的多路复用器(mux)，其中所述第一多路复用器输入耦合到所述第一1补码输出，其中所述第二多路复用器输入耦合到所述第二1补码输出，且其中所述多路复用器控制输入耦合到所述进位输出输出。所述x位加法器的最终和是与所述多路复用器输出级联的所述第三1补码输出。
附图说明
[0006]为了详细描述各种实例，现将参考附图，其中：
[0007]图1是根据各种实例的融合乘加(FMA)单元的示意性框图；
[0008]图2是根据各种实例的图1的FMA单元的尾数加法器的示意性框图；
[0009]图3是根据各种实例的具有1求补逻辑的图2的尾数加法器的示意性框图；
[0010]图4是根据各种实例的具有减少1求补延迟的图2的尾数加法器的示意性框图；
[0011]图5是根据各种实例的用于执行具有减少1求补延迟的FMA运算的尾数加法的方法的流程图；
[0012]图6A到6C是根据各种实例的FMA运算中用于归一化的实例左移的示意图；
[0013]图7是根据各种实例的合并2求补及舍入电路的示意性框图；
[0014]图8是根据各种实例的经配置以在FMA运算中提供粘贴位的电路的示意图；
[0015]图9是根据各种实例的在FMA运算中归一化之后完成2求补的实例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：由加法器接收对应于所述加法器的输入位的第一部分的进位
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和格式值，所述进位
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和格式值包含进位值及和值；由所述加法器接收对应于所述加法器的输入位的不与输入位的所述第一部分重叠的第二部分的第二值；提供所述进位值与所述和值的中间和，其中提供所述中间和产生进位输出位；使所述第二值递增以产生递增结果，其中所述所接收第二值是非递增结果；确定所述递增结果的符号及所述非递增结果的符号；响应于所述递增结果的所述符号而对所述递增结果求补或使所述递增结果通过以提供第一输出；响应于所述非递增结果的所述符号而对所述非递增结果求补或使所述非递增结果通过以提供第二输出；响应于所述进位输出位、所述递增结果的所述符号及所述非递增结果的所述符号而对所述中间和求补或使所述中间和通过以提供第三输出；响应于所述进位输出位而选择所述第一及第二输出中的一者；及提供包括所述第三输出及所述第一及第二输出中的所述选定者的最终和。2.根据权利要求1所述的方法，其中所述递增结果的所述符号及所述非递增结果的所述符号在提供所述中间和之前确定。3.根据权利要求1所述的方法，其中所述第一及第二输出在提供所述中间和之前提供。4.根据权利要求1所述的方法，其中所述第一部分是所述输入位的较低有效部分且其中所述第二部分是所述输入位的较高有效部分。5.根据权利要求1所述的方法，其进一步包括：响应于断言所述进位输出位，响应于所述递增结果的所述符号为负而对所述中间和求补或响应于所述递增结果的所述符号为正而使所述中间和通过；及响应于未断言所述进位输出位，响应于所述非递增结果的所述符号为负而对所述中间和求补或响应于所述非递增结果的所述符号为正而使所述中间和通过。6.根据权利要求1所述的方法，其进一步包括：响应于所述递增结果的所述符号为负而对所述递增结果求补或响应于所述递增结果的所述符号为正而使所述递增结果通过；及响应于所述非递增结果的所述符号为负而对所述非递增结果求补或响应于所述非递增结果的所述符号为正而使所述非递增结果通过。7.根据权利要求1所述的方法，其进一步包括响应于断言所述进位输出位而选择所述第一输出；及响应于未断言所述进位输出位而选择所述第二输出。8.一种方法，其包括：由加法器接收对应于所述加法器的输入位的第一部分的进位
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和格式值，所述进位
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和格式值包含进位值及和值；由所述加法器接收对应于所述加法器的输入位的不与输入位的所述第一部分重叠的第二部分的第二值；
提供所述进位值及所述和值的较高有效部分的第一中间和，其中提供所述第一中间和产生进位输出高位；提供所述进位值及所述和值的较低有效部分的第二中间和，其中提供所述第二中间和产生进位输出低位；使所述第二值的较高有效部分递增以产生第一递增结果，其中所述所接收第二值的所述较高有效部分是第一非递增结果；使所述第二值的较低有效部分递增以产生第二递增结果，其中所述所接收第二值的所述较低有效部分是第二非递增结果；确定所述第一递增结果的符号、所述第一非递增结果的符号、所述第二递增结果的符号及所述第二非递增结果的符号；进行以下中的每一者：响应于所述第一递增结果的所述符号而对所述第一递增结果求补或使所述第一递增结果通过以提供第一输出；响应于所述第一非递增结果的所述符号而对所述第一非递增结果求补或使所述第一非递增结果通过以提供第二输出；响应于所述第二递增结果的所述符号而对所述第二递增结果求补或使所述第二递增结果通过以提供第三输出；及响应于所述第二非递增结果的所述符号而对所述第二非递增结果求补或使所述第二非递增结果通过以提供第四输出；响应于所述进位输出高位、所述第一递增结果的所述符号及所述第一非递增结果的所述符号而对所述第一中间和求补或使所述第一中间和通过以提供第五输出；响应于所述进位输出低位、所述第二递增结果的所述符号及所述第二非递增结果的所述符号而对所述第二中间和求补或使所述第二中间和通过以提供第六输出；响应于所述进位输出高位而选择所述第一及第二输出中的一者；响应于所述进位输出低位而选择所述第三及第四输出中的一者；及提供包括所述第五输出及所述第一及第二输出中的所述选定者的第一最终和；及提供包括所述第六输出及所述第三及第四输出中的所述选定者的第二最终和。9.根据权利要求8所述的方法，其中所述第一递增结果的所述符号、所述第一非递增结果的所述符号、所述第二递增结果的所述符号及所述第二非递增结果的所述符号在提供所述第一及第二中间和之前确定。10.根据权利要求8所述的方法，其中所述第一、第二、第三及第四输出在提供所述第一及第二中间和之前提供。11.根据权利要求8所述的方法，其中所述第一部分是所述输入位的较低有效部分且其中所述第二部分是所述输入位的较...

【专利技术属性】
技术研发人员：G，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：