一种集成电路全局布局方法、电子设备和存储介质技术

本申请公开一种集成电路自动化布局方法、电子设备和存储介质，本申请的所述方法包括：构建Fence约束的第一密度图和Region约束的第二密度图；构建仅允许缓冲器和反向器进入soft block区域约束的第三密度图；构建普通单元的第四密度图。根据第一密度图、第二密度图、第三密度图、第四密度图进行全局布局迭代，达到终止条件或达到最大迭代轮数时完成布局。本申请的集成电路自动化布局方法支持多种布局约束，且在一个设计样例中可同时存在多种布局约束。在正常收敛情况下，算法能限制超过99%的单元按照约束进入指定区域内。按照约束进入指定区域内。按照约束进入指定区域内。

【技术实现步骤摘要】
一种集成电路全局布局方法、电子设备和存储介质


[0001]本申请涉及集成电路
，具体地涉及一种集成电路全局布局方法、电子设备和存储介质。

技术介绍

[0002]ePlace是一个展平式的非线性全局布局算法，算法将布局问题建模作为一个二维独立的静电系统。是一种目前较为流行且具有较高的布局质量和效率的布局方法，但这种布局算法无法满足在实际设计中对单元的区域限制要求。
[0003]本
技术介绍
描述的内容仅为了便于了解本领域的相关技术，不视作对现有技术的承认。

技术实现思路

[0004]因此，本专利技术实施例意图提供一种集成电路全局布局方法、电子设备和存储介质。
[0005]在第一方面，本专利技术实施例提供了一种集成电路全局布局方法、电子设备和存储介质，所述方法包括：构建Fence约束的第一密度图和Region约束的第二密度图；构建仅允许缓冲器和反向器进入soft block区域约束的第三密度图；构建普通单元的第四密度图；根据第一密度图、第二密度图、第三密度图、第四密度图进行全局布局迭代，达到终止条件或达到最大迭代轮数时完成布局。
[0006]在其中一个实施例中，所述构建Fence约束的第一密度图和Region约束的第二密度图，包括：根据预设的顺序构建Fence约束的第一密度图和Region约束的第二密度图。
[0007]在其中一个实施例中，所述根据第一密度图、第二密度图、第三密度图、第四密度图进行全局布局迭代，达到终止条件或达到最大迭代轮数时完成布局，包括：开始全局布局迭代过程；设置不同密度图间独立计算，直至每张密度图均达到终止条件或达到最大迭代轮数终止算法。
[0008]在其中一个实施例中，所述方法还包括：获取单元类型；根据所述单元类型判断，仅允许缓冲器和反向器进入soft block区域，其他类型单元不可进入soft block区域的约束。
[0009]在其中一个实施例中，在所述构建Fence约束的第一密度图和Region约束的第二密度图前，所述方法还包括：计算约束中单元面积相对约束范围R的面积利用率，计算公式为：
其中为单元i的面积，n为约束所包含的单元个数，area(R)为约束范围R的总面积。
[0010]在其中一个实施例中，所述第一密度图和第二密度图的约束范围R内的初始值为0，其他区域初始值为。
[0011]在其中一个实施例中，在构建仅允许缓冲器和反向器进入soft block区域约束的第三密度图前，所述方法还包括：计算仅允许缓冲器和反向器进入soft block区域约束的面积利用率，计算公式为：其中为单元i的面积；n为缓冲器和反向器个数；为例子的空白区域面积；为例子soft block总面积；M为Fence约束个数；为第j个Fence约束划定区域的面积。
[0012]在其中一个实施例中，将所述第三密度图中扣除Fence区域后的空白区域及soft block区域初始值设置为0，其余部分设置为。
[0013]在第三方面，本专利技术实施例提供了一种存储介质，其上存储有计算机程序，其中，所述程序被处理器运行时实现如前面实施例中任一所述的方法。
[0014]在第四方面，本专利技术实施例提供了一种电子设备，包括：处理器和存储有计算机程序的存储器，所述处理器被配置为在运行计算机程序时实现前面实施例中任一所述的方法。
[0015]本专利技术实施例中使用的一种集成电路全局布局方法、电子设备和存储介质中，支持多种布局约束，且在一个设计样例中可同时存在多种布局约束。在正常收敛情况下，算法能限制超过99%的单元按照约束进入指定区域内。
[0016]本专利技术实施例的其他可选特征和技术效果一部分在下文描述，一部分可通过阅读本文而明白。
附图说明
[0017]以下，结合附图来详细说明本专利技术的实施例，所示出的元件不受附图所显示的比例限制，附图中相同或相似的附图标记表示相同或类似的元件，其中：
图1示出了根据本专利技术实施例的一种集成电路全局布局方法的流程图；图2示出了能实施根据本专利技术实施例的方法的电子设备的示例性结构示意图。
具体实施方式
[0018]为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合具体实施方式和附图，对本专利技术做进一步详细说明。在此，本专利技术的示意性实施方式及其说明用于解释本专利技术，但并不作为对本专利技术的限定。
[0019]在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
[0020]ePlace是一个展平式的非线性全局布局算法。ePlace比以前的方法更有效、更一般化、更简单和更快。与之前非线性放置器中的多层框架不同，ePlace算法在展平网表上进行放置。此外，ePlace使用了一种新的密度函数eDensity，将布局问题建模为一个静电系统，用于密度均衡，避免了由于次优的单元聚类算法和低密度分辨率造成的质量损失。密度函数表示为系统势能，同时密度梯度定义为电排斥力。提出了一个修正的泊松方程，将电荷密度与电势和场分布耦合起来，并采用Neumann boundary条件来维持全局布局解的合法性。ePlace进一步提高了非线性求解器的性能，使用预处理技术静态逼近目标函数的Hessian矩阵。所有创新都集成到展平式非线性布局算法ePlace中，并通过在ISPD 2005 [Nam et al. 2005]和ISPD 2006 [Nam 2006]benchmark上的实验进行了验证，实现了较高的布局质量和效率。ePlace是一个展平式的非线性全局布局算法，算法将布局问题建模作为一个二维独立的静电系统。是一种目前较为流行且具有较高的布局质量和效率的布局方法，但这种布局算法无法满足在实际设计中对单元的区域限制要求。
[0021]为了解决上述问题，本申请提出了一种集成电路全局布局方法。本专利技术的目的在与设计一种满足多种布局约束的全局布局算法，提出了能够满足以下三种类型布局约束的全局布局算法：（1）要求选中单元全部进入划定区域，而未选中单元不可进入划定区域的Fence类型强约束。
[0022]（2）要求选中单元全部进入划定区域，未选中单元也可以进入划定区域的Region类型弱约束。
[0023]（3）根据单元类型判断，仅允许缓冲器和反向器进入soft block区域，其他类型单元不可进入soft block区域的约束。
[0024]本申请的集成电路指半导体集成电路，即以半导体材料为基片，将至少有一个是有源元件的两个以上元件和部分或者全部互连线路集成在基片之中或者基片之上，以执行某种电子功能的中间产品或者最终产品。在芯片布局过程中有时需要根据实际要求对部分单元的摆放位置进行限制，以满足设计本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路全局布局方法，其特征在于，所述方法包括：构建Fence约束的第一密度图和Region约束的第二密度图；构建仅允许缓冲器和反向器进入soft block区域约束的第三密度图；构建普通单元的第四密度图；根据第一密度图、第二密度图、第三密度图、第四密度图进行全局布局迭代，达到终止条件或达到最大迭代轮数时完成布局。2.根据权利要求1所述的一种集成电路全局布局方法，其特征在于，所述构建Fence约束的第一密度图和Region约束的第二密度图，包括：根据预设的顺序构建Fence约束的第一密度图和Region约束的第二密度图。3.根据权利要求1所述的一种集成电路全局布局方法，其特征在于，所述根据第一密度图、第二密度图、第三密度图、第四密度图进行全局布局迭代，达到终止条件或达到最大迭代轮数时完成布局，包括：开始全局布局迭代过程；设置不同密度图间独立计算，直至每张密度图均达到终止条件或达到最大迭代轮数终止算法。4.根据权利要求1所述的一种集成电路全局布局方法，其特征在于，所述方法还包括：获取单元类型；根据所述单元类型判断，仅允许缓冲器和反向器进入soft block区域，其他类型单元不可进入soft block区域的约束。5.根据权利要求1所述的一种集成电路全局布局方法，其特征在于，在所述构建Fence约束的第一密度图和Region约束的第二密度图前，所述方法还...

【专利技术属性】
技术研发人员：翁绍鸿，汪佳祥，邹鹏，
申请(专利权)人：上海立芯软件科技有限公司，
类型：发明
国别省市：