可靠性测试方法技术

一种可靠性测试方法，包括：选定用于本次可靠性测试的样本数，以及测试芯片中测试扇区的数量；根据已选定的本次可靠性测试的样本数，以及已选定的测试扇区的数量，获得本次可靠性测试中测试芯片的数量；以所述测试芯片的数量和测试扇区的数量，进行本次可靠性测试，其中，所述本次可靠性测试的样本数与本次可靠性测试中测试芯片的数量与所述测试芯片中测试扇区数量的乘积成正比。所述可靠性测试方法减少了可靠性测试时间，从而有助于代工厂芯片的大规模生产。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种。
技术介绍
目前，芯片产品在大规模生产之前，都需要接受可靠性测试以验证产品的可用性。例如，对于需大规模生产的内存芯片进行可靠性测试，以验证内存芯片的可用性。专利号为 01130670. X的中国专利就公开了一种非易失性存储器的，利用具有绝缘陷 阱层的非易失性存储器的物理特性来进行加速测试，预估使用寿命。而在对例如非易失性存储器芯片进行可靠性测试的时候，其中一项测试就是忍耐 力(endurance)测试。所述的忍耐力测试一般包括如下步骤选取一定数量的非易失性存 储器芯片作为测试样本，并且在每一个测试样本中，选取一些测试扇区进行循环写擦除操 作。例如参照图1所示，选取64个非易失性存储器芯片作为测试样本1，在每一个测试样本 1中，选取32个扇区作为测试扇区，对每一个测试扇区进行1万次的循环写擦除操作。其 中，所选取的64个非易失性存储器芯片的循环写擦除操作可平行地进行。则该所举例的忍 耐力测试的总时间就是对一个测试样本中的32个扇区进行1万次循环写擦除操作的时间。以上所举例的循环写擦除操作中，一般一个扇区的一次循环写擦除操作的时间为 3秒，则对一个测试样本中的32个扇区都进行10000次循环写擦除操作的总时间T为T = 32X3 秒 X10000 = 960000 秒=267 小时=11. 1 天。从而可以看到，上述忍耐力测试所需的总时间较长，则可靠性测试的周期也将变 长。而可靠性测试周期变长，会使得芯片大规模生产的时间被延后，从而影响代工厂的芯片生产。
技术实现思路
本专利技术解决的是现有技术可靠性测试周期较长的问题。为解决上述问题，本专利技术提供一种，包括选定用于本次可靠性测试的测试芯片中测试扇区的数量；保持现有可靠性测试的样本数不变，根据已选定的测试扇区的数量，获得本次可 靠性测试中测试芯片的数量；以所述测试芯片的数量和测试扇区的数量，进行本次可靠性测试，其中，所述本次可靠性测试的样本数与本次可靠性测试中测试芯片的数量与所述 测试芯片中测试扇区数量的乘积成正比。与现有技术相比，上述公开的具有以下优点在已选定可靠性测 试的样本数的前提下，可以减少测试芯片中测试扇区的数量而增加测试芯片的数量。由于 各个测试芯片可平行测试，因而减少测试芯片中测试扇区的数量可以减少可靠性测试时 间，从而有助于代工厂芯片的大规模生产。附图说明图1是现有技术可靠性测试示意图；图2是本专利技术的一种实施方式流程图；图3是现有技术可靠性测试与本专利技术实例1可靠性测试对比表；图4是现有技术可靠性测试与本专利技术实例2可靠性测试对比表。具体实施例方式参照图2所示，本专利技术的一种实施方式，包括步骤Si，选定用于本次可靠性测试的样本数，以及测试芯片中测试扇区的数量；步骤s2，根据已选定的本次可靠性测试的样本数，以及已选定的测试扇区的数量， 获得本次可靠性测试中测试芯片的数量；步骤s3，以所述测试芯片的数量和测试扇区的数量，进行本次可靠性测试，其中，所述本次可靠性测试的样本数与本次可靠性测试中测试芯片的数量与所述 测试芯片中测试扇区数量的乘积成正比。上述中，所述本次可靠性测试的样本数与本次可靠性测试中测试 芯片的数量与所述测试芯片中测试扇区数量的乘积成正比，而非现有技术中以测试芯片的 数量作为样本数。根据前述对可靠性测试的介绍，在例如以写擦除操作进行忍耐力测试时， 就是以测试芯片中的测试扇区作为写擦除操作的执行目标，因而相对于现有技术，上述可 靠性测试方法中的样本数定义，更符合实际的可靠性测试情况。而在已选定可靠性测试样本数的情况下，就可通过减少测试芯片中测试扇区的数 量来达到减少可靠性测试时间的目的。相应地，可靠性测试中的测试芯片的数量，就可以根 据已选定的可靠性测试样本数和已选定的测试芯片中测试扇区的数量而定。以下通过一些选取测试芯片及测试芯片中测试扇区数来进行可靠性测试的实例， 对于上述进行进一步说明。实例1本例中以前述举例的现有可靠性测试作为对比。以下为描述方便，令现有可靠性 测试方法中选取的非易失性存储器测试芯片数为N，相应测试芯片中测试扇区数为n，而本 例中选取的非易失性存储器测试芯片数为M，相应测试芯片中测试扇区数 为m。根据上述本专利技术实施方式的说明，并且假设本例可靠性测试中，影响 测试结果的因素，与现有可靠性测试完全相同，例如测试结果均仅受存储单元阵列性能影 响，则有S = nXN = mXM (1)前述举例的现有可靠性测试中，选取64个非易失性存储器芯片作为测试芯片，则N = 64。而在每一个测试芯片中，选取32个扇区作为测试扇区，则η = 32。则对于现有可 靠性测试方法，按本专利技术的样本数定义，其相应的样本数S为S = nXN = 32X64 = 2048。而本例中拟选定测试芯片中测试扇区的数量为4个扇区，则有m = 4。根据公式 (1)有M = S/m = 2048/4 = 512。即在本例可靠性测试中，选取512个非易失性存储器芯 片作为测试芯片，每一个测试芯片中选取4个扇区作为测试扇区。接下来，分别计算上述现有可靠性测试的总时间以及本例可靠性测试的总时间。 参照图3所示，对于现有可靠性测试，根据前述设定，以对一个扇区的一次循环写擦除操作 的时间为3秒为例，其总时间为32X3秒X10000 = 960000秒=267小时=11. 1天。而对于本例可靠性测试，以对一个扇区的一次循环写擦除操作的时间为3秒为 例，其总时间为4X3秒X10000 = 120000秒=33小时=1.4天。从图3的可靠性测试总时间对比可以看到，本例可靠性测试通过减少测试扇区数，增加测试芯片数的方法保持样本数不变。而由于各个测试芯片之间的写擦除操作可以 平行进行，因此减少测试扇区的数量，无疑使得可靠性测试的总时间减少。实例2实例1中，公式(1)是建立在影响测试结果的因素与现有可靠性测试完全相同的 假设上。而在一些情况下，随着测试扇区数的不同，影响测试结果的因素也并不完全相同。 例如，对于非易失性存储器芯片，影响测试结果的不仅仅是存储单元阵列性能，还有外围电 路的性能。例如在对非易失性存储器芯片进行循环写擦除操作的过程中，存储单元阵列和 外围电路都会受到应力影响。因此，测试扇区不同，外围电路所受到的应力次数也不同。由 于外围电路性能的退化同样会引起测试芯片失效，因此测试扇区数的变化也将致使测试芯 片的失效概率发生变化。参考实例1的公式(1)，并结合上述说明，则有S = nXN = fXmXM (2)其中f为失效偏差，表示随着测试扇区数不同而产生的相对于前次测试，例如现 有可靠性测试的失效偏差。并且，对于f，可以由下述公式表示f = CXln(m/n)+l (3)其中，C为与测试芯片相关的参数，该参数影响所述的失效偏差。例如，对于非易 失性存储器，C可以为外围电路性能对测试结果的影响因子。该影响因子可以藉由各种测试实验来获得，以下为描述方便，举例一种较简单的 影响因子获得方法，例如，可以假设该影响因子与外围电路及存储单元阵列对测试结果有 影响的有效面积相关。则该影响因子可以由下述公式表示C=.(4)其中，A(P)为非易失性存储器的外围电路对测试结果有影响的有效面积，A(c)为 非易失性存储器的存储单元阵列对测试结果有本文档来自技高网...

【技术保护点】
一种可靠性测试方法，其特征在于，包括：选定用于本次可靠性测试的样本数，以及测试芯片中测试扇区的数量；根据已选定的本次可靠性测试的样本数，以及已选定的测试扇区的数量，获得本次可靠性测试中测试芯片的数量；以所述测试芯片的数量和测试扇区的数量，进行本次可靠性测试，其中，所述本次可靠性测试的样本数与本次可靠性测试中测试芯片的数量与所述测试芯片中测试扇区数量的乘积成正比。

【技术特征摘要】

【专利技术属性】
技术研发人员：简维廷，杨斯元，张启华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]