半导体装置与其制造方法制造方法及图纸

制造半导体装置的方法包含形成并蚀刻介电层，以形成沟槽于介电层中。形成底部电极层于沟槽的侧壁下部与底部。沿着沟槽的侧壁上部与底部电极层形成绝缘层。沿着绝缘层形成上部电极层。形成第一触点层于沟槽中。执行第一蚀刻以蚀刻第一触点层的顶面上的氧化物层、上部电极层、绝缘层与介电层。第一蚀刻对氧化物层、上部电极层、绝缘层与介电层具有相同的蚀刻选择性，且暴露第一触点层。执行第二蚀刻以蚀刻第一触点层以形成在其上的凹槽。形成第二触点层于凹槽中。本发明专利技术可降低存储器中因上表面不平坦所带来的缺陷。平坦所带来的缺陷。平坦所带来的缺陷。

【技术实现步骤摘要】
半导体装置与其制造方法


[0001]本专利技术的一些实施方式包含一种半导体装置与其制造方法。

技术介绍

[0002]在一些存储器中，存储器可包含电容、通道层、字元线与位元线。在一些实施方式中，存储器的电容可为金属绝缘层金属(Metal
‑
Insulator
‑
Metal，MIM)电容元件，此种电容包含由两个高导电性的电极层与夹在中间的绝缘层形成。金属绝缘层金属电容在每单位面积下有较高的电容的优势，因此广泛应用于存储器当中。

技术实现思路

[0003]本专利技术的一些实施方式提供一种制造半导体装置的方法，包含形成第一介电层。蚀刻第一介电层，以形成沟槽于第一介电层中。形成底部电极层于沟槽的侧壁的下部与沟槽的底部。沿着沟槽的侧壁的上部与底部电极层，形成绝缘层。沿着绝缘层，形成上部电极层于绝缘层上。形成第一触点层于沟槽中与上部电极层上，其中氧化物层形成在第一触点层的顶表面上。执行第一蚀刻工艺蚀刻第一触点层的顶表面上的氧化物层、上部电极层、绝缘层与第一介电层，其中第一蚀刻工艺对氧化物层、上部电极层、绝缘层与第一介电层具有实质相同的蚀刻选择性，且第一蚀刻工艺移除氧化物层以暴露第一触点层。执行第二蚀刻工艺蚀刻第一触点层，以形成位于第一触点层上的凹槽。以及形成第二触点层于凹槽中。
[0004]在一些实施方式中，执行第一蚀刻工艺的蚀刻剂包含三氯化硼、氯气或其组合。
[0005]在一些实施方式中，执行第一蚀刻工艺的蚀刻剂不包含氟。
[0006]在一些实施方式中，当执行第一蚀刻工艺时，上部电极层、绝缘层与第一介电层被移除的厚度与氧化物层的厚度实质相同。
[0007]在一些实施方式中，在完成第一蚀刻工艺之后，第一触点层、上部电极层、绝缘层与第一介电层的复数个上表面实质对齐。
[0008]在一些实施方式中，在完成第一蚀刻工艺之后，绝缘层的上表面与第一介电层的上表面之间具有垂直高度，且垂直高度在3纳米之内。
[0009]在一些实施方式中，形成底部电极层于沟槽的侧壁的下部包含沿着沟槽的侧壁与沟槽的底部，形成电极层，以及移除电极层的上部，以形成沿着沟槽的侧壁的下部的底部电极层。
[0010]在一些实施方式中，本专利技术的一些实施方式提供一种半导体装置，包含第一介电层、电容结构与晶体管。电容结构在第一介电层之中，并包含底部电极层、绝缘层、上部电极层、第一触点层与第二触点层。底部电极层覆盖第一介电层的侧壁的下部。绝缘层覆盖第一介电层的侧壁的上部与底部电极层。上部电极层覆盖绝缘层，绝缘层的上表面与第一介电层的上表面之间具有垂直高度，且垂直高度在3纳米之内。第一触点层覆盖上部电极层的下部。第二触点层覆盖上部电极层的上部且第二触点层在第一触点层上。晶体管位于电容结构上且与电容结构电性连接。
[0011]在一些实施方式中，半导体装置还包含通道层与字元线。通道层在电容结构上并接触电容结构。字元线环绕通道层。
[0012]在一些实施方式中，半导体装置还包含位元线，在通道层上并连接通道层。
[0013]综上所述，本专利技术的一些实施方式的工艺可实质将电容结构的上表面平坦化，因此电容结构的上表面为实质平坦的。如此一来，可降低所得的存储器中因上表面不平坦所带来的缺陷。
附图说明
[0014]图1绘示本专利技术的一些实施方式的半导体装置的横截面视图。
[0015]图2至图12绘示根据本专利技术的一些实施方式的半导体装置的工艺的中间阶段的横截面视图。
具体实施方式
[0016]以下将以附图揭露本专利技术的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示之。
[0017]本专利技术的一些实施方式是关于制造存储器中的电容结构的工艺。使用本专利技术的一些实施方式的工艺可改善电容结构的上表面平坦度，使得电容结构的上表面为实质平坦的。如此一来，可降低所得的存储器中因上表面不平坦所带来的缺陷。
[0018]图1绘示本专利技术的一些实施方式的半导体装置100的横截面视图。在一些实施方式中，半导体装置100为存储器，例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)。半导体装置100可包含第一介电层101、电容结构CA与晶体管TR。电容结构CA位于第一介电层101中。在一些实施方式中，第一介电层101可包含下方的第一介电子层102与在第一介电子层102上的第二介电子层104。第一介电子层102与第二介电子层104可由不同的介电材料制成。
[0019]电容结构CA在第一介电层101之中，使得第一介电层101环绕电容结构CA。电容结构CA可包含底部电极层112、绝缘层114、上部电极层116、第一触点层122与第二触点层124。底部电极层112覆盖并接触第一介电层101的侧壁的下部。绝缘层114覆盖并接触第一介电层101的侧壁的上部与底部电极层112。上部电极层116覆盖并接触绝缘层114，绝缘层114的上表面突出于第一介电层101的上表面并与第一介电层101的上表面之间具有垂直高度H，且垂直高度H在3纳米之内。第一触点层122覆盖并接触上部电极层116的下部。第二触点层124覆盖并接触上部电极层116的上部且位于第一触点层122上。
[0020]在电容结构CA中，底部电极层112、绝缘层114、上部电极层116可共同视为电容，而第一触点层122与第二触点层124作为触点，用以连接电容与上方的晶体管TR。
[0021]晶体管TR包含通道层144、字元线134、栅极介电层142与位元线164，且晶体管TR借由第一触点层122与第二触点层124与电容结构CA电性连接，因此第一触点层122与第二触点层124可视为晶体管TR的源/漏极之一。通道层144在电容结构CA上并接触电容结构CA的第二触点层124。栅极介电层142位于通道层144的侧壁。字元线134环绕通道层144与栅极介
电层142，并接触栅极介电层142。此外，字元线134与栅极介电层142可被第二介电层132与第三介电层136环绕，使得字元线134与栅极介电层142嵌入于第二介电层132与第三介电层136中。位元线164在通道层144的上方。在一些实施方式中，位元线164通过透明导电层162连接至通道层144。并且，位元线164可被第四介电层152环绕，使得位元线164嵌入于第四介电层152中。位元线164可还包含用于连接至外部电路的结构，使得半导体装置100可进一步连接至外界电路。
[0022]图2至图12绘示根据本专利技术的一些实施方式的半导体装置100的工艺的中间阶段的横截面视图。参考图2，形成第一介电层101。在一些实施方式中，虽未在图2中绘示，第一介电层101可形成在具有金属线、通孔件的互连结构上。在一些实施方式中，可先形成第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体装置的方法，其特征在于，包含：形成第一介电层；蚀刻该第一介电层，以形成沟槽于该第一介电层中；形成底部电极层于该沟槽的侧壁的下部与该沟槽的底部；沿着该沟槽的该侧壁的上部与该底部电极层，形成绝缘层；沿着该绝缘层，形成上部电极层于该绝缘层上；形成第一触点层于该沟槽中与该上部电极层上，其中氧化物层形成在该第一触点层的顶表面上；执行第一蚀刻工艺蚀刻该第一触点层的该顶表面上的该氧化物层、该上部电极层、该绝缘层与该第一介电层，其中该第一蚀刻工艺对该氧化物层、该上部电极层、该绝缘层与该第一介电层具有相同的蚀刻选择性，且该第一蚀刻工艺移除该氧化物层以暴露该第一触点层；执行第二蚀刻工艺蚀刻该第一触点层，以形成位于该第一触点层上的凹槽；以及形成第二触点层于该凹槽中。2.根据权利要求1所述的方法，其中执行该第一蚀刻工艺的蚀刻剂包含三氯化硼、氯气或其组合。3.根据权利要求1所述的方法，其中执行该第一蚀刻工艺的蚀刻剂不包含氟。4.根据权利要求1所述的方法，其中当执行该第一蚀刻工艺时，该上部电极层、该绝缘层与该第一介电层被移除的厚度与该氧化物层的厚度实质相同。5.根据权利要求1所述的方法，其中在完成该第一蚀刻工艺之后，该第一触点层、该上部电极层、该绝缘层与该...

【专利技术属性】
技术研发人员：林育澍，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：