锁存器电路、集成电路和电子设备制造技术

本发明专利技术提供一种锁存器电路、集成电路和电子设备，该锁存器电路包括：第一触发器、第二触发器、第一锁存器和第二锁存器；第一触发器通过第一锁存器和第二锁存器与第二触发器的输入端连接，第一锁存器通过一非关键路径与第二锁存器连接，第二锁存器通过一关键路径与第一锁存器连接；各第一锁存器的使能端和各第二锁存器的使能端用于接收时钟信号，时钟信号被设置为高电平的持续时间与低电平的持续时间相异。采用高电平开启和低电平开启的锁存器交叉排列，使得关键路径和非关键路径交替出现的电路中可以采用时钟借用，缩小电路时钟周期，提高时钟频率。通过锁存器替换触发器，有效降低时序逻辑资源开销。时序逻辑资源开销。时序逻辑资源开销。

【技术实现步骤摘要】
锁存器电路、集成电路和电子设备


[0001]本专利技术涉及锁存器
，特别涉及一种锁存器电路、集成电路和电子设备。

技术介绍

[0002]集成电路一般包含组合逻辑和时序逻辑。组合逻辑不包含存储元件。因此给定的组合逻辑电路的输出只由其当前的输入决定。时序逻辑电路包含存储元件，其输出反映其输入值以往的顺序，这样的结果是，时序电路的输出由其当前的输入和存储在其存储元件中的数据共同决定。
[0003]通常使用的时序电路存储元件包括电平敏感锁存器和触发器。在电平敏感锁存器中，锁存输出受时钟(使能)输入电平控制。当时钟信号为高电平时，锁存输出追踪输入值。当时钟信号由高电平变为低电平时，无论在转变前的值是多少，锁存器的输出状态就被冻结在该值。只要时钟信号为低电平，锁存器的输出都会维持在其冻结状态。
[0004]触发器是边沿触发器件，它在使能信号的上升沿或下降沿改变状态，比如，在时钟信号的上升沿或下降沿改变状态。在上升沿触发的触发器中，触发器仅在时钟信号的上升沿取样其输入状态。这个取样值一直保持到时钟信号的下一个上升沿。触发器是由锁存器构成的，因此锁存器面积比触发器小，且速度比触发器快。
[0005]目前由锁存器组成的电路普遍存在一个问题，电路的时钟周期大，时钟频率较小，导致精度较低。

技术实现思路

[0006]基于此，有必要针对上述技术问题，提供一种锁存器电路、集成电路和电子设备。
[0007]一种锁存器电路，包括：第一触发器、第二触发器、至少一个第一锁存器和至少一个第二锁存器；其中，所述第一锁存器和所述第二锁存器中的一个为高电平开启的锁存器，所述第一锁存器和所述第二锁存器中的另一个为低电平开启的锁存器；
[0008]所述第一触发器的输出端依次通过各所述第一锁存器和各所述第二锁存器与所述第二触发器的输入端连接，相邻两个所述第一锁存器之间设置一所述第二锁存器，相邻两个所述第二锁存器之间设置一所述第一锁存器，每一所述第一锁存器的输出端通过一非关键路径与所述第二锁存器的输入端连接，每一所述第二锁存器的输出端通过一关键路径与所述第一锁存器的输入端连接；
[0009]各所述第一锁存器的使能端和各所述第二锁存器的使能端用于接收时钟信号，所述时钟信号被设置为高电平的持续时间与低电平的持续时间相异；
[0010]沿着数据传输的方向，数据由所述第一锁存器至所述第二锁存器的到达时间为第一到达时间，数据由所述第二锁存器至所述第一锁存器的到达时间为第二到达时间，所述第一到达时间和所述第二到达时间中的一个被设置为大于零，所述第一到达时间和所述第二到达时间中的另一个被设置为大于所述第一锁存器的透明时间长度和所述第二锁存器的透明时间长度。
[0011]在一个实施例中，所述第一锁存器为高电平开启的锁存器，所述第二锁存器为低电平开启的锁存器。
[0012]在一个实施例中，所述时钟信号被设置为高电平的持续时间大于低电平的持续时间。
[0013]在一个实施例中，所述时钟信号被设置为：所述高电平的持续时间为所述低电的持续时间的两倍。
[0014]在一个实施例中，所述第一到达时间被设置为大于零，所述第二到达时间中被设置为大于所述第一锁存器的透明时间长度和所述第二锁存器的透明时间长度。
[0015]在一个实施例中，所述第一锁存器的数量比所述第二锁存器的数量多一个。
[0016]在一个实施例中，所述第一触发器的输出端通过一所述关键路径与一所述第一锁存器的输入端连接，另一所述第一锁存器的输出端通过另一所述关键路径与所述第二触发器的输入端连接。
[0017]在一个实施例中，所述第一锁存器与所述第二锁存器的数量相等，且每一所述第一锁存器与一所述第二锁存器连接。
[0018]一种集成电路，包括上述任一实施例中所述的锁存器电路。
[0019]一种电子设备，包括上述实施例中所述的集成电路。
[0020]上述锁存器电路、集成电路和电子设备，采用高电平开启和低电平开启的锁存器交叉排列，使得关键路径和非关键路径交替出现的电路中可以采用时钟借用技术，缩小电路时钟周期，提高时钟频率。此外，通过使用锁存器替换触发器，能够有效降低时序逻辑资源开销，从而降低电路的成本和功耗。
附图说明
[0021]图1A为实施例的推导过程中锁存器电路的电路元件连接示意图；
[0022]图1B为图1A的电路在实施例的推导过程中的时钟信号时序与数据在锁存器电路中传输的过程的示意图；
[0023]图1C为图1A的电路在实施例的另一个推导过程中的时钟信号时序与数据在锁存器电路中传输的过程的示意图；
[0024]图2A为又一个实施例中锁存器电路的电路元件连接示意图；
[0025]图2B为图2A的电路在一个实施例中时钟信号时序与数据在锁存器电路中传输的过程的示意图。
具体实施方式
[0026]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0027]实施例一
[0028]本实施例中，如图2A所示，提供一种锁存器电路，包括：第一触发器、第二触发器、至少一个第一锁存器和至少一个第二锁存器；其中，所述第一锁存器和所述第二锁存器中的一个为高电平开启的锁存器，所述第一锁存器和所述第二锁存器中的另一个为低电平开
启的锁存器；
[0029]所述第一触发器的输出端依次通过各所述第一锁存器和各所述第二锁存器与所述第二触发器的输入端连接，相邻两个所述第一锁存器之间设置一所述第二锁存器，相邻两个所述第二锁存器之间设置一所述第一锁存器，每一所述第一锁存器的输出端通过一非关键路径与所述第二锁存器的输入端连接，每一所述第二锁存器的输出端通过一关键路径与所述第一锁存器的输入端连接；
[0030]各所述第一锁存器的使能端和各所述第二锁存器的使能端用于接收时钟信号，所述时钟信号被设置为高电平的持续时间与低电平的持续时间相异；
[0031]沿着数据传输的方向，数据由所述第一锁存器至所述第二锁存器的到达时间被设置为大于零，数据由所述第二锁存器至所述第一锁存器的到达时间被设置为大于所述第一锁存器的透明时间长度和所述第二锁存器的透明时间长度。
[0032]本实施例中，第一锁存器和第二锁存器分别为开启电平不同的锁存器，一个实施例中，当所述第一锁存器为高电平开启的锁存器时，所述第二锁存器为低电平开启的锁存器。一个实施例中，当所述第一锁存器为低电平开启的锁存器时，所述第二锁存器为高电平开启的锁存器。其中，高电平开启的锁存器指的是该锁存器在使能端接收到高电平时，该锁存器处于不锁存的状态，即透明状态，锁存器不锁存时输出对于输入是透明的，锁存器输出的值为输入的值，高电平开启的锁存器在使能端接收到低电平时，锁存器的输出状态被冻结在该输入的值；同理，低电平开启的锁存器指的是该锁存器在使能端接收到低电平时，该锁存器处于不锁存的状态，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锁存器电路，其特征在于，包括：第一触发器、第二触发器、至少一个第一锁存器和至少一个第二锁存器；其中，所述第一锁存器和所述第二锁存器中的一个为高电平开启的锁存器，所述第一锁存器和所述第二锁存器中的另一个为低电平开启的锁存器；所述第一触发器的输出端依次通过各所述第一锁存器和各所述第二锁存器与所述第二触发器的输入端连接，相邻两个所述第一锁存器之间设置一所述第二锁存器，相邻两个所述第二锁存器之间设置一所述第一锁存器，每一所述第一锁存器的输出端通过一非关键路径与所述第二锁存器的输入端连接，每一所述第二锁存器的输出端通过一关键路径与所述第一锁存器的输入端连接；各所述第一锁存器的使能端和各所述第二锁存器的使能端用于接收时钟信号，所述时钟信号被设置为高电平的持续时间与低电平的持续时间相异；沿着数据传输的方向，数据由所述第一锁存器至所述第二锁存器的到达时间为第一到达时间，数据由所述第二锁存器至所述第一锁存器的到达时间为第二到达时间，所述第一到达时间和所述第二到达时间中的一个被设置为大于零，所述第一到达时间和所述第二到达时间中的另一个被设置为大于所述第一锁存器的透明时间长度和所述第二锁存器的透明时间长度。2.根据权利要求1所述的锁存器电路，其特征在于，所述第一锁存器为高电平开启的...

【专利技术属性】
技术研发人员：唐超，孔剑平，胡楠，王琪，
申请(专利权)人：浙江毫微米科技有限公司，
类型：发明
国别省市：