高静电防护能力的分离栅MOSFET器件制造技术

本实用新型专利技术提供一种高静电防护能力的分离栅MOSFET器件，包括：重掺杂的第一导电类型硅衬底，在硅衬底上设有第一导电类型外延层；第一导电类型外延层背离硅衬底的表面为第一主面，硅衬底背离第一导电类型外延层的表面为第二主面；在第一导电类型外延层中设有第一类沟槽；在第一类沟槽中的内壁自下而上分别设有厚氧化层和栅极氧化层；厚氧化层的厚度大于栅极氧化层的厚度；在第一类沟槽中设有至少一组背靠背多晶硅二极管结构；本实用新型专利技术能够提高器件的抗静电能力。器件的抗静电能力。器件的抗静电能力。

【技术实现步骤摘要】
高静电防护能力的分离栅MOSFET器件


[0001]本技术涉及MOSFET功率半导体器件，尤其是一种高静电防护能力的分离栅MOSFET器件。

技术介绍

[0002]功率MOSFET器件是一种可以实现高速开关的电子器件，其在电力转换过程中发挥着重要的作用，随着人们对电力转换效率和效能的要求不断提高，对功率MOSFET器件本身的要求也更高。
[0003]功率MOSFET器件的功耗由两部分组成，开关损耗和导通损耗，导通损耗主要受制于MOSFET器件的导通电阻，开关损坏主要受制于MOSFET器件的栅极电荷。为了不断的降低器件损耗，提高功率密度，分离栅MOSFET器件应运而生，分离栅MOSFET器件是在普通沟槽MOS器件基础上衍生出来的一种高性能器件，此种器件不仅可以很大程度降低栅极
‑
漏极电容（Cgd），还可以降低单位面积的导通电阻，通常两个分离电极通过氧化物介质隔离。
[0004]MOSFET器件栅极和源极之间只有一层很薄的氧化层隔开，此氧化层一般在100nm之内，在MOSFET器件没有特殊结构保护时，其抗ESD能力很低，在相对干燥的环境中，远低于常见人体产生的静电值，极易造成器件的永久损坏。

技术实现思路

[0005]针对现有技术中存在的不足，本技术实施例提供一种高静电防护能力的分离栅MOSFET器件，增加了栅极与源极之间的静电泄放通道，从而提高了器件的抗静电能力。为实现以上技术目的，本技术实施例采用的技术方案是：
[0006]本技术实施例提供了一种高静电防护能力的分离栅MOSFET器件，包括：
[0007]重掺杂的第一导电类型硅衬底，在硅衬底上设有第一导电类型外延层；第一导电类型外延层背离硅衬底的表面为第一主面，硅衬底背离第一导电类型外延层的表面为第二主面；
[0008]在第一导电类型外延层中设有第一类沟槽；在第一类沟槽中的内壁自下而上分别设有厚氧化层和栅极氧化层；厚氧化层的厚度大于栅极氧化层的厚度；在第一类沟槽中设有至少一组背靠背多晶硅二极管结构；
[0009]在第一导电类型外延层顶部形成自下而上分布的第二导电类型阱区和重掺杂的第一导电类型注入区；
[0010]在第一主面设有栅极氧化层和绝缘介质层；所述绝缘介质层填充第一类沟槽顶部；在绝缘介质层上设有源极金属和栅极金属；所述源极金属通过源极接触孔连接第一类沟槽中的背靠背多晶硅二极管结构的下端电极多晶硅；所述栅极金属通过栅极接触孔连接第一类沟槽中的背靠背多晶硅二极管结构的上端电极多晶硅；所述源极金属还通过注入层接触孔连接第二导电类型阱区；
[0011]在第二主面设有漏极金属。
[0012]具体地，所述一组背靠背多晶硅二极管结构为第一导电类型多晶硅
‑
第二导电类型多晶硅
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第一导电类型多晶硅结构。
[0013]进一步地，所述厚氧化层的厚度为2000～8000
ꢀÅ
。
[0014]进一步地，所述栅极氧化层的厚度为500～1000
ꢀÅ
。
[0015]进一步地，在第一类沟槽中设有二组背靠背多晶硅二极管结构；所述二组背靠背多晶硅二极管结构为第一导电类型多晶硅
‑
第二导电类型多晶硅
‑
第一导电类型多晶硅
‑
第二导电类型多晶硅
‑
第一导电类型多晶硅结构。
[0016]本技术实施例提供的技术方案带来的有益效果是：
[0017]1）在MOSFET器件的栅极和源极之间增加了静电泄放通道，提高了MOSFET器件的抗静电能力。
[0018]2）与现有分离栅MOSFET器件栅源极之间通过氧化层隔离相比，降低了制造难度和成本。
附图说明
[0019]图1为一种典型的分离栅MOSFET器件结构示意图。
[0020]图2为本技术实施例一中的分离栅MOSFET器件结构示意图。
[0021]图3为本技术实施例一中的分离栅MOSFET器件原理图。
[0022]图4为本技术实施例二中的分离栅MOSFET器件结构示意图。
具体实施方式
[0023]为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。
[0024]在本技术的实施例中，以N型MOSFET器件为例，第一导电类型为N型，第二导电类型为P型；
[0025]如图1所示，一种分离栅MOSFET器件，包括：
[0026]重掺杂的第一导电类型硅衬底1，在硅衬底1上设有第一导电类型外延层2；第一导电类型外延层2背离硅衬底1的表面为第一主面，硅衬底1背离第一导电类型外延层2的表面为第二主面；
[0027]在第一导电类型外延层2中设有第一类沟槽201；在第一类沟槽201中的内壁自下而上分别设有厚氧化层3和栅极氧化层4；厚氧化层3的厚度大于栅极氧化层4的厚度；在第一类沟槽201中设有第一类导电多晶硅5和第二类导电多晶硅6；第二类导电多晶硅6位于第一类导电多晶硅5的上方，且两者之间设有隔离氧化层7；
[0028]在第一导电类型外延层2顶部形成自下而上分布的第二导电类型阱区8和重掺杂的第一导电类型注入区9；
[0029]在第一主面设有栅极氧化层4和绝缘介质层10；所述绝缘介质层10填充第一类沟槽201顶部；在绝缘介质层10上设有源极金属和栅极金属；所述源极金属通过源极接触孔连接第一类沟槽201中的第一类导电多晶硅5；所述栅极金属通过栅极接触孔连接第一类沟槽201中的第二类导电多晶硅6；所述源极金属还通过注入层接触孔11连接第二导电类型阱区
8；
[0030]在第二主面设有漏极金属13；
[0031]上述第一类导电多晶硅5作为源极多晶硅，第二类导电多晶硅6作为栅极多晶硅；
[0032]需要说明的是，图1中未画出单独的源极金属、栅极金属、源极接触孔和栅极金属接触孔；图1中显示了在第一主面的绝缘介质层10上淀积的金属12，所述金属12进一步通过刻蚀可制作出源极金属和栅极金属；在淀积金属12之前可以先制作源极接触孔、栅极接触孔和注入层接触孔11。
[0033]实施例一，本实施例基于上述的分离栅MOSFET器件进行改进，如图2所示；
[0034]本技术的实施例一提出了一种高静电防护能力的分离栅MOSFET器件，包括：
[0035]重掺杂的第一导电类型硅衬底1，在硅衬底1上设有第一导电类型外延层2；第一导电类型外延层2背离硅衬底1的表面为第一主面，硅衬底1背离第一导电类型外延层2的表面为第二主面；
[0036]在第一导电类型外延层2中设有第一类沟槽201；在第一类沟槽201中的内壁自下而上分别设有厚氧化层3和栅极氧化层4；厚氧化层3的厚度大于栅极氧化层4的厚度；在第一类沟槽201中设有一组本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高静电防护能力的分离栅MOSFET器件，其特征在于，包括：重掺杂的第一导电类型硅衬底(1)，在硅衬底(1)上设有第一导电类型外延层(2)；第一导电类型外延层(2)背离硅衬底(1)的表面为第一主面，硅衬底(1)背离第一导电类型外延层(2)的表面为第二主面；在第一导电类型外延层(2)中设有第一类沟槽(201)；在第一类沟槽(201)中的内壁自下而上分别设有厚氧化层(3)和栅极氧化层(4)；厚氧化层(3)的厚度大于栅极氧化层(4)的厚度；在第一类沟槽(201)中设有至少一组背靠背多晶硅二极管结构(14)；在第一导电类型外延层(2)顶部形成自下而上分布的第二导电类型阱区(8)和重掺杂的第一导电类型注入区(9)；在第一主面设有栅极氧化层(4)和绝缘介质层(10)；所述绝缘介质层(10)填充第一类沟槽(201)顶部；在绝缘介质层(10)上设有源极金属和栅极金属；所述源极金属通过源极接触孔连接第一类沟槽(201)中的背靠背多晶硅二极管结构(14)的下端电极多晶硅；所述栅极金属通过栅极接触孔连接第一类沟槽(201)中的背靠背多晶硅二极管结构(14)的上端电极多晶硅；所述源极金属还通过注入层接触孔(1...

【专利技术属性】
技术研发人员：滕支刚，
申请(专利权)人：江苏临德半导体有限公司，
类型：新型
国别省市：